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《 E D A 技 术》 课 程 教 学 讲授：伍宗富 第 八 讲 时序逻辑电路设计（二） 教学目的：使学生掌握时序逻辑电路的设计方法。 教学重点：时序逻辑电路设计（寄存器、计数器） 教学难点：时序逻辑电路波形仿真。 教学方法：讲授法、计算机辅助法。 课时计划：2学时 使用教材：EDA技术及应用．谭会生等．西安：西安电子科技大学出版社 主要参考文献: [1] 徐光辉等．CPLD/FPGA的开发和应用[M]．北京：电子工业出版社 [2] 侯伯亨等.VHDL硬件描述语言与数字逻辑电路设计[M].西安：西安电子科技大学出版社 [3] [4] 周立功等．SOPC嵌入式系统基础教程[M]．北京：北京航空航天大学出版社 课外作业： 教材P210 3. 36 * 讲授：伍宗富 EDA技术 * 湖南文理学院电气与信息工程学院 课题：时序逻辑电路设计 一、寄存器和移位寄存器设计 二、计数器设计 五、作业 三、序列信号发生器设计 四、课堂小结 一、寄存器和移位寄存器设计 1．寄存(锁存)器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY REG8 IS PORT(D:IN STD_LOGIC_VECTOR(0 TO 7); CLK:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(0 TO 7)); END ENTITY REG8; ARCHITECTURE ART OF REG8 IS BEGIN PROCESS(CLK) BEGIN IF (CLKEVENT AND CLK=1)THEN Q=D; END IF; END PROCESS; END ARCHITECTURE ART; 一、寄存器和移位寄存器设计 2．移位寄存器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SHIFTREG8 IS PORT(DATA:IN STD_LOGIC_VECTOR(7 DOWNTO 0); CLK,RESET,SHIFT_LEFT,SHIFT_RIGHT:IN STD_LOGIC; MODE:IN STD_LOGIC_VECTOR(1 DOWNTO 0); QOUT:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0)); END ENTITY SHIFTREG8; ARCHITECTURE ART OF SHIFTREG8 IS BEGIN PROCESS BEGIN WAIT UNTIL(RISING_EDGE(CLK)); IF(RESET=1)THEN QOUT ELSE --同步复位功能的实现 CASE MODE IS WHEN 01=QOUT=SHIFT_RIGHTQOUT(7 DOWNTO 1); --右移一位 WHEN 10=QOUT=QOUT(6 DOWNTO 0)SHIFT_LEFT; --左移一位 WHEN 11=QOUT=DATA; WHEN OTHERS=NULL; END CASE; END IF; END PROCESS; END ARCHITECTURE ART; 二、计数器设计 1．10进制 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK: IN STD_LOGIC; CLR: IN STD_LOGIC; ENA: IN STD_LOGIC; CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CARRY_OUT: OUT STD_LOGIC); END CNT10; ARCHITECTURE ART OF CNT10 IS SIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK, CLR, ENA) BEGIN IF