第8章输入输出系统报告.ppt

例：某机器有5级中断，L0，L1，L2，L3，L4，中断响应的优先次序为：L0最高，L4最低，各级中断处理程序的中断级屏蔽值如何设定，“0”表示允许中断，“1”表示屏蔽中断。 中断处理程序 中断处理级屏蔽位 L0级 L1级 L2级 L3级 L4级 L0中断处理程序 1 1 1 1 1 L1中断处理程序 0 1 1 1 1 L2中断处理程序 0 0 1 1 1 L3中断处理程序 0 0 0 1 1 L4中断处理程序 0 0 0 0 1 例：如果现在要求中断处理的次序为： L1-L3-L0-L4-L2,各级中断处理程序的中断级屏蔽值如何设定，“0”表示允许中断，“1”表示屏蔽中断。 中断处理程序 中断处理级屏蔽位 L0级 L1级 L2级 L3级 L4级 L0中断处理程序 1 0 1 0 1 L1中断处理程序 1 1 1 1 1 L2中断处理程序 0 0 1 0 0 L3中断处理程序 1 0 1 1 1 L4中断处理程序 0 0 1 0 1 －中断控制器8259A  　　在多级中断中，由于中断源比较多，为了以较快的中断响应时间决定响应哪一级中断和哪一个中断源，常采用专用芯片的中断源判优识别。 INTEL的8259A中断控制器是一个集成电路芯片，它将中断接口与优级判断等功能汇集于一身，常用于微型机系统，其特点主要有： 管理和控制80x86的外部中断请求 实现中断判优 提供向量地址 屏蔽中断输入 使用单片8259A可以管理8级中断。 采用级联方式，最多可管理64级中断 8259A内部结构 内部总线 缓冲器 读 / 写 逻 辑 级联缓冲 器/比较器 优先权 比较器 (PR) 中断 服务 寄存 器 (ISR) 中断 请求 寄存 器 (IRR) 中断屏蔽寄存器 （IMR） 控制逻辑 INT INTA D7~D0 A0 RD WR CS CAS0 CAS1 CAS2 SP/EN IR0 IR1 IR2 IR3 IR4 IR5 IR6 IR7 内部总线 中断请求寄存器IRR： 接收外部的中断请求，IRR有8位，它们分别和引腿IR7～IR0相对应。接收来自某一引腿的中断请求后，IRR寄存器中的对应位便置1，也就是对这一中断请求作了锁存。 中断优先级裁决器：把新进入的中断请求和当前正在处理的中断比较决定哪一个优先级更高，从而为CPU是否为本次中断请求作出响应提供依据。 中断屏蔽寄存器IMR： IMR有8位，一个中断请求能否进入中断优先裁决器要根据的对应位是否为0来决定，如果为0，该中断请求可以进入中断优先级裁决器，反之该中断请求被屏蔽。 中断服务寄存器的ISR：ISR有8位，如果CPU为某个引腿的中断请求提供服务，则相应位被置1，即存放当前正在处理的中断请求的。 IR0 IR1 IR2 IR4 IR3 IR6 IR5 IR7 0 1 0 0 0 0 1 0 IRR IMR 0 0 0 0 0 0 ISR 优先级裁决器 1 1 1 0 INT INTA 1 0 8259A工作过程 优先级 低 优先级低，不予响应 IMR为1，屏蔽该中断 1 1 优先级高给予响应，从 INT引腿送出中断信号 8.4 DMA方式 考虑外设与接口的数据传输方式： 1) 查询方式：CPU通过程序读取接口的状态寄存器，查询外设是否处于就绪状态，在该方式中CPU的绝大部分时间在循环等待，利用率极低。传输一个字符的过程中，CPU全程干预。 2) 中断方式：当外设准备就绪后，发送中断请求给CPU，要求CPU提供服务，在该方式中，CPU的利用率得到了极大的提高。在传输一个字符的过程中，CPU要进行中断响应和中断返回两次干预。 虽然中断技术使得CPU的利用率得到了极大的提高，但是对于大量数据的成批传输，该方式仍显不足。例如一次传递1M字节的文件，CPU要进行100万次的中断服务，每次中断服务都要经过中断响应，保存断点，保存现场，处理服务子程序和中断返回等过程，使CPU的利用率大幅下降。 DMA的基本概念 为了进一步提高CPU的利用率，人们提出了直接内存访文技术，即Direct Memory Access,简称DMA技术。 在DMA方式下，外部设备利用专门的接口电路直接和内存进行高速的数据交换，不需要CPU的干预。这样在进行数据传输时就不需要像中断那样要进行保护断点之类的一系列操作，使CPU的利用率得到大幅度的提高。 利用DMA方式进行数据传输时，当然要利用系统中的数据总线，地址总线和控制总线，但是系统的总线是由CPU管理控制的。因此用DMA方式进行数据传输的时候，接口电路需要向CPU发送总线请求，申请CPU让出总线，即把总线控制权交给控制DMA传输的接口电路。 这种能够控制系统总线完成外设与内存之