EDA技術与VHDL实验指导书.doc

EDA技术与HDL 实验指导书 吉林大学珠海学院 二零一一年制定  目 录 实验一：实验环境和平台的建立 1 实验二：组合逻辑电路设计 12 实验三：多层次设计 14 实验四：时序逻辑电路设计（一） 18 实验五：时序逻辑电路设计（二） 20 实验六：分频器的设计 22 实验七：通用移位寄存器的设计 23 实验八：数码管扫描显示的设计 24 实验九：正弦信号发生器的设计 26 实验十：序列检测器的设计 36 实验一：实验环境和平台的建立 实验目的： 熟悉Quartus II的VHDL文本设计流程，学习8-3编码器的设计、仿真。 实验内容： 用VHDL编写8-3编码器的VHDL代码并仿真。 实验环境 PC 机（Pentium100 以上）、Altera Quartus II 6.0 CPLD/FPGA 集成开环境。 实验原理 在数字系统中，常常需要将某一信息（输入）变换为某一特定的代码（输出）。把二进制码按一定的规律排列，例如8421码、格雷码等，使每组代码具有一特定的含义（代表某个数字或是控制信号）称为编码。具有编码功能的逻辑电路称为编码器。编码器有若干个输入，在某一时刻只有一个输入被转换为二进制码。例如8线-3线编码器和10线-4线编码器分别有8输入、3位输出和10位输入、4位输出。 8线-3线编码器的真值表见表1-1，管脚图如图1-1所示。 输入 输出 A7 A6 A5 A4 A3 A2 A1 A0 Y2 Y1 Y0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 1 0 1 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 0 1 1 1 表1-1 8-3编码器真值表 图1-1 8-3编码器管脚图 实验步骤 打开Quartus II 6.0软件，选择File | New Project Wizard新建一个工程，在对话框中第一行选择工程路径，并为该工程新建一个文件夹，本例更改路径为D:\test\vhdl\exp1。工程路径最后为D:\test\vhdl\exp1；第二行输入工程名bm8_3；第三行是工程顶层设计文件名，该顶层设计文件名一定要与设计文件中模块名一致，可以与工程名不同，但一般都和工程名一致，（注意：在Quartus II中区分大小写）这里输入bm8_3；如图1-2所示。 图1-2 在Quartus II里面新建工程（1） 单击“Next”，此对话框是向工程中添加设计文件的。现在还没有写设计文件，所以没有文件可以添加；直接单击“Next”，进入器件选择对话框。在Family下拉菜单中选择Cyclone II 系列。然后在Filters下的Package下拉菜单中选择封装形式FBGA，Pin count下拉菜单中选择管脚数484，Speed grade下拉菜单中选择速度级别8；然后在Available devices中选择EP2C20F484C8器件。如图1-3所示。 图1-3 在Quartus II里面新建工程（2） 单击“Next”进入选择其他EDA工具对话框，这里都不选，直接单击“Next”进入工程信息对话框，列出了工程名，模块名和器件名等信息，如图1-4所示 图1-4 在Quartus II里面新建工程（3） 4、最后单击“Finish”完成工程建立。 5、新建设计文件，选择File | New ，在New对话框中选择Device Design Files下的Verilog HDL File，单击OK，完成新建设计文件。如图1-5所示。 图1-5 在Quattus II里面新建文件 6、在新建设计文件中输入Verilog程序，如图1-6所示。 图1-6 在Quartus II里面输入代码 本例只有一个设计文件，即为顶层设计文件，它的模块名一定要与顶层设计文件名bm8_3一致，然后保存到工程文件夹exp1下，命名为bm8_3，即为顶层设计文件。如图1-7所示。 图1-7 保存文件 7、保存后，利用QuartusII进行全程编译，选择工具栏里的Processing - Start Compilation进行编译，如图1-8所示。 图1-8 全程编译后错的报告信息 8、编译通过后进行时序仿真，选择工具栏里的File | New ，在New对话框中选择Other Files下的Vector Waveform File，单击OK，完成新建仿真