VHDL語言与EDA实验指导书.doc

VHDL语言与EDA实验讲义 湖南人文科技学院通信与控制工程系田汉平编 第一章 GW48 EDA/SOPC主系统使用说明 GW48教学实验系统原理与使用介绍 一、GW48系统使用注意事项 (用户必读！！！) a：闲置不用GW48系统时，必须关闭电源，拔下电源插头！！！ b：在实验中，当选中某种模式后，要按一下右侧的复位键，以使系统进入该结构模式工作。 c：换目标芯片时要特别注意，不要插反或插错，也不要带电插拔，确信插对后才能开电源。其它接口都可带电插拔。请特别注意，尽可能不要随意插拔适配板，及实验系统上的其他芯片。 d: 使用实验系统前，查阅系统的默认设置ppt文件。 二、GW48系统主板结构与使用方法 以下将详述GW48系列SOPC/EDA实验开发系统（GW48-PK2、GK、CK）结构与使用方法，对于这3种型号的不同之处将给予单独指出。该系统的实验电路结构是可控的。即可通过控制接口键，使之改变连接方式以适应不同的实验需要。因而，从物理结构上看，实验板的电路结构是固定的，但其内部的信息流在主控器的控制下，电路结构将发生变化重配置。这种“多任务重配置”设计方案的目的有3个：1、适应更多的实验与开发项目；2、适应更多的PLD公司的器件；3、适应更多的不同封装的FPGA和CPLD器件。系统板面主要部件及其使用方法说明如下（请参看相应的实验板板面）。以下是对GW48系统主板功能块的注释。 附图1A GW48 EDA系统电子设计二次开发信号图 （1） “模式选择键”：按动该键能使实验板产生12种不同的实验电路结构。这些结构如第二节的13 张实验电路结构图所示。例如选择了“NO.3”图，须按动系统板上此键，直至数码管“模式指示”数码管显示“3”，于是系统即进入了NO.3 图所示的实验电路结构。 （2） 适配板：这是一块插于主系统板上的目标芯片适配座。对于不同的目标芯片可配不同的适配座。可用的目标芯片包括目前世界上最大的六家FPGA/CPLD厂商几乎所有CPLD、FPGA和所有ispPAC等模拟EDA器件。第三节的表中已列出多种芯片对系统板引脚的对应关系，以利在实验时经常查用。 （3） ByteBlasterMV编程配置口：如果要进行独立电子系统开发、应用系统开发、电子设计竞赛等开发实践活动，首先应该将系统板上的目标芯片适配座拔下，用配置的10芯编程线将“ByteBlasterMV”口和独立系统上适配板上的10芯口相接，进行在系统编程（如GWDVP-B板），进行调试测试。“ByteBlasterMV”口能对不同公司，不同封装的CPLD/FPGA进行编程下载。编程的目标芯片和引脚连线可参考附图1A，从而进行二次开发。 （4）ByteBlasterII编程配置口：该口主要用于对Cyclone系列AS模式专用配置器件EPCS4和EPCS1编程。 (5) 混合工作电压源：系统不必通过切换即可为CPLD/FPGA目标器件提供5V、3.3V、2.5V、1.8V和1.5V工作电源，此电源位置可参考附图1。 （6）JP5编程模式选择跳线：（仅GW48-PK2型含此）。如果要对Cyclone的配置芯片进行编程，应该将跳线接于“ByBtII”端，在将标有“ByteBlasterII”编程配置口同适配板上EPCS4/1的AS模式下载口用10芯线连接起来，通过QuartusII进行编程。当短路“Others”端时，可对其它所有器件编程，端口信号参考附图1。 （7）JP6/JVCC/VS2编程电压选择跳线：跳线JVCC（GW48—GK/PK2型标为“JP6”）是对编程下载口的选择跳线。对5V器件，如10K10、10K20、7128S、1032、95108等，必须选“5.0V”。而对低于或等于3.3V的低压器件，如1K30、1K100、10K30E、20K300、Cyclone、7128B等一律选择“3.3V”一端。 （8）并行下载口：此接口通过下载线与微机的打印机口相连。来自PC机的下载控制信号和CPLD/FPGA的目标码将通过此口，完成对目标芯片的编程下载。计算机的并行口通信模式最好设置成“EPP”模式。 （9）键1~键8 ：为实验信号控制键，此8个键受“多任务重配置”电路控制，它在每一张电路图中的功能及其与主系统的连接方式随模式选择键的选定的模式而变，使用中需参照第二节中的电路图。 （10）键9~键14 ：（GW48—GK/PK2型含此键）此6个键不受“多任务重配置”电路控制，由于键信号速度慢，所以其键信号输入口是全开放的，各端口定义在插座“JP8”处，可通过手动节插线的方式来实用，键输出默认高电平。 注意，键1至键8是由“多任务重配置”电路结构控制的，所