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VHDL 语言 前言 1．VHDL语言简介 VHDL语言（VHSIC Hardware Description Language，甚高速集成电路硬件描述语言）是一种设计、仿真、综合的标准硬件描述语言，是对可编程逻辑器件进行开发与设计的重要工具，其优点是：支持自上而下和基于库的设计，支持范围广，具有多层次描述系统硬件功能的能力。VHDL语言已成为IEEE的一种工业标准，是实现信息系统硬件开发所必备的知识和技能。 2．本课程的主要内容： 数字系统硬件设计描述 VHDL语言程序的基本结构 VHDL语言的数据类型与运算操作符 VHDL语言构造体的描述方式 VHDL语言的主要描述语句 基本逻辑电路设计 仿真与逻辑综合 MAXPLUS II 使用说明 ACTIVE HDL 使用说明 电路设计实例 3． 参考教材 《VHDL硬件描述语言与数字逻辑电路设计》 侯伯亨 顾新 西安电子科技大学出版社 1999； 《VHDL编程与仿真》王毅平 张振荣 人民邮电出版社 2000年7月 数字系统硬件设计概述 1. 1 传统的系统硬件设计方法 采用自下而上（Ｂottom Ｕｐ）的设计方法 采用通用的逻辑元、器件 在系统硬件设计的后期进行仿真和调试 主要设计文件是电原理图 1．2 利用硬件描述语言（ＨＤＬ）的硬件电路设计方法 硬件描述语言：可以描述硬件电路的功能，信号连接关系和定时关系的语言。利用硬件描述语言编程来表示逻辑器件与系统硬件的功能和行为，是该设计方法的一个重要特征。 采用自上而下（Ｔop Down）的设计方法 就是从系统的总体要求出发，自上而下地逐步将设计内容细化，最后完成系统硬件的总体设计。 设计的三个层次： 第一层次是行为描述。实质上就是对整个系统的数学模型的描述（抽象程度高）。 第二层次是RTL方式描述，又称寄存器传输描述（数据流描述），以实现逻辑综合。 第三层次是逻辑综合，就是利用逻辑综合工具，将RTL方式描述的程序转换成用基本逻辑元件表示的文件（门级网络表）。在门电路级上再进行仿真，并检查定时关系。 完成硬件设计的两种选择： 由自动布线程序将网络表转换成相应的ASIC芯片制造工艺，作出ASIC芯片。 将网络表转换成FPGA编程代码，利用FPGA器件完成硬件电路设计。 自上而下硬件设计流程 HDL语言设计硬件电路的优点： 系统中可大量采用芯片 采用系统早期仿真 降低了硬件电路设计难度 1．3 VHDL语言设计硬件电路的优点 美国国防部1982年开发VHDL（Very -High-Speed Integrated Circuit Hardware Description Language）语言，是当前广泛使用的HDL语言之一，并被IEEE和美国防部采用为标准的HDL语言。 设计技术齐全、方法灵活、支持广泛 系统硬件描述能力强 可以与工艺无关编程 语言标准、规范、易于共享和复用 第二章 VHDL语言程序的基本结构 2．1 VHDL语言设计的基本单元及其构成 一个完整的VHDL语言程序通常包含实体（Entity）、构造体（Architecture）、配置（Configuration）、包集合（Package）和库（Library）： 功能： 实体 -—- 用于描述所设计的系统的外部接口信号； 构造体—— 用于描述系统内部的结构和行为； 包集合—— 存放各设计模块都能共享的数据类型、常数和子程序库； 配置 —— 用于从库中选取所需单元来组成系统设计的不同版本； 库 —— 存放已经编译的实体、构造体、包集合和配置。 基本组成：实体说明和构造体两部分 实体说明(接口) 构造体（实现） 实体说明： 规定此实体输入与输出的数目与类型。 结构： 　 entity 实体名 is [generic(类属参数说明)]； [port(端口说明)]； end　实体名； 类属参数说明： generic ( 常数名：数据类型　：＝数值）； 在端口说明前，用于指定参数。 端口说明： 在entity语句的实体说明部分，常用port语句描述实体对外界连接的端口(数目、方向和数据类型)。 port ( 　　端口名：端口方向　端口数据类型； 　　． 　． 　． 　　端口名：端口方向　端口数据类型； ); 端口方向： in (输入)，只能读，用于：时钟输入、控制输入（装入、复位、使能）、单向数据输入； out (输出)，只能被赋值