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第七章 存储体系 存储器是计算机系统的重要部件之一，它是系统的信 息存储中心，负责向CPU和I/O设备提供数据的存储，这 一章主要讲存储器设计的基本技术、设计中的问题与解决 的方法。 7.1引言 7.1.1存储器的主要性能参数 衡量存储器性能的主要参数是容量、速度和价格。 ·容量S：以字节为单位，可表示为如下： S=w·l·m 其中w为字长，l为单元数(单体) ，m为存储体数。 ·速度： 访问时间Ta(读出时间) ， 存储周期Tm(连续启动的时间间隔)， 频 宽Bm(连续访问的数据传送速度) 一般TmTa，Bm=wm/Tm。 ·价格C：c=C/S，C为总价。 从应用看，存储器设计的目标要求是： 大容量、高速度和低价格(相对) 但三者相互间又是矛盾的，如容量的增大会导致速度的降 低和价格的升高。 解决此矛盾可从两方面考虑。一是改进存储器件，如 作为存储器主要器件的DRAM，每三年容量增大四倍，相当 于每年增长60%，速度每年增长10%，而价价则每年25%的 下降。 二是从存储器的组织和体系结构上的改进。前者采用 并行和重叠技术，由多个存储模块组成存储系统，从而提 高存储器的频宽。后者是将多种不同的存储技术结合起来 构成层次化的存储系统。 7.1.2层次化存储系统 层次化存储系统中，将速度较慢且成本相对较低的存 储介质用作较低层次的存储器，而用容量小速度较高的存 储器为较高的存储层次。计算机频繁访问的数据存放在较 高的存储层次上，且在其下一层次存储器中有一数据原本。 而将不频繁访问的数据存放到较低层次的存储器中。层次 存储系统的一般构成如下图。不同层次的存储器相互间通 过相应的硬件和软件的辅助控制构成一个统一的存储系统。 目前最常用的是以下两种有两个存储层次的结构： 高速缓存-主存层次 这是在CPU和主存之间引入一个小容量的高速缓冲存 储器，用来存放主存中当前正在使用的信息的副本,提供给 CPU能高速的访问主存。解决主存与CPU速度的不匹配。 高速缓存又称Cache，运行时，Cache与主存之间的控 制协调由硬件实现。其结构如下图所示。 主存-辅存层次 这是通过软硬件辅助控制，将主存和辅存组成一个含 有两个层次的存储系统。解决主存容量小存放不下整个程 序，而又能完成程序的执行问题。 多层次结构 如Cache(或多级Cache)、主存和辅存可组成多层次结 构的存储系统。一般结构如下图。其中，各层次存储器的 速度(TA)、容量(S) 及价格(C) 有以下关系： ，SiSi+1 ，CiCi+1。 7.2存储体系构成的基本原理 7.2.1访存局部性原理 程序访存的局部性原理指的是：程序对其存储空间的 访问并不是均匀分布的，而有相对的簇聚性。从大量的统