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基于FPGA的加减计时器设计 　　摘 要 基于现场可编程门阵列FPGA（系Field Programmable Gate Array的缩写）的电路系统设计，是目前数字电路设计的主流方法之一。本文阐述了基于FPGA的加减计时器设计方法，提出了系统电路的设计思路及合理方案，该设计计时器兼备秒加计时和秒减倒计时的功能。并借助于Quartus II开发平台完成仿真设计，通过FPGA硬件实验箱进行测试，验证结果表明本文提出的设计方案正确可行。 　　【关键词】FPGA Quartus II EDA 计数器 　　随着全球经济的高速发展、科学技术的不断创新，电子设计自动化EDA（系Electronic Design Automation的缩写）技术，在电子信息工程领域成为了当今世界上最先进的电子电路设计技术。它依靠功能强大的电子计算机，在EDA工具软件平台上，对以硬件描述语言HDL（系Hardware Description Language的缩写）为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、优化、仿真，直至下载到可编程逻辑器件如现场可编程门阵列FPGA或复杂的可编程逻辑器件CPLD（系Complex Programmable Logic Device的缩写）或专用集成电路ASIC（系Application Specific Integrated Circuit的缩写）芯片中，从而实现既定电子电路的功能系统设计。因此，在电子工程应用领域，用EDA技术来完成电子系统的设计，已成为现代电子设计技术的核心。 　　1 设计方案 　　本文提出的系统设计方案采用自顶向下的设计方法，从系统设计入手，在顶层对计时器整体电路系统进行功能方框图的划分和结构设计，在方框图一级进行仿真、纠错，用硬件描述语言（HDL）对高层次的系统行为进行描述并于功能一级进行验证；系统电路的设计依托于FPGA硬件平台，采用超高速集成电路硬件描述语言―VHDL（系Very High Speed Integrated Circuit Hardware Description Language的缩写），设计在Quartus II开发环境下进行；设计出的计时器计时范围为00.00--59.00秒，精度为0.01秒，具有秒加和秒减计时、清零、计时―停止―继续计时等功能，对百分之秒和秒的计数信息采用四位LED数码管进行友好界面显示。系统设计框图如图1所示。 　　2 核心模块设计 　　2.1 输入配置模块设计 　　依据加减计时器设计系统框图图1所示，输入配置模块包括反向器逻辑门、与逻辑门两部分。基于设计功能需求，反向器逻辑门、与逻辑门的VHDL描述设计如图2所示。 　　2.2 加/减计数模块设计 　　加/减计数模块包括0～59秒秒加/秒减减计数器、精度0.01秒秒加/秒减计数器。该模块的主要功能是：根据模块的输入控制信号，来实现计时器的计数加或计数减的操作。如系统框图图1所示，在输入端口信号的控制下，精度0.01秒秒加/秒减计数器的进（借）位输出信号，作为后续0～59秒秒加/秒减计数器clk端口的输入信号，从而实现计时器的加/减计数工作。设计中，0～59秒秒加/秒减计数器为六十进制加/减计数器，其用VHDL描述设计如图3所示。 　　精度0.01秒秒加/秒减计数器的设计为百进制加/减计数器，其用VHDL的描述设计思路类似于六十进制的加/减计数器，此处不再复述。 　　2.3 扫描译码显示模块设计 　　本模块为加减计时器系统设计的输出模块，其功能在于对前级模块的计数信号进行动态扫描、译码，并进行数字信息显示。包括动态扫描电路、译码电路、LED显示器。动态扫描器电路VHDL描述设计如图4所示，译码电路VHDL描述设计如图5所示。另外，LED显示器采用的是四个共阴极的数码管来实现数字信息的友好显示。 　　3 系统验证及测试 　　3.1 系统波形仿真验证 　　在Quartus II开发平台下，逐一完成各模块设计，并将各模块依次按照设计系统框图构建起来，得到整个计时器的系统设计电路。按照设计系统功能要求，完成波形正确仿真验证如下： 　　（a）秒加计时波形仿真验证： 　　Input ：Clk=clk_1hz=100hz ，fuwei=1，s=1，clr=0，k=0，L=1 Output：Mm，sc，LEDN，WX（见图6） 　　（b）秒减计时波形仿真验证 　　Input ：Clk=clk_1hz=100hz ，fuwei=1，s=1，clr=0，k=0，L=0 Output：Mm，sc，LEDN，WX（见图7） 　　3.2 FPGA硬件平台测试 　　通过Quartus II开发平台，将编程设计文件下载到型号为EP1C12Q240C8（