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一、DSP系统设计100问一、时钟和电源问：DSP的电源设计和时钟设计应该特别注意哪些方面？外接晶振选用有源的好还是无源的好？答：时钟一般使用晶体，电源可用TI的配套电源。外接晶振用无源的好。问：TMS320LF2407的A/D转换精度保证措施。答：参考电源和模拟电源要求干净。问：系统调试时发现纹波太大，主要是哪方面的问题？答：如果是电源纹波大，加大电容滤波。问：请问我用5V供电的有源晶振为DSP提供时钟，是否可以将其用两个电阻进行分压后再接到DSP的时钟输入端，这样做的话，时钟工作是否稳定？答：这样做不好，建议使用晶体。问：一个多DSP电路板的时钟，如何选择比较好？DSP电路板的硬件设计和系统调试时的时序问题？答：建议使用时钟芯片，以保证同步。硬件设计要根据DSP芯片的时序，选择外围芯片，根据时序设定等待和硬件逻辑。四十九.时钟电路选择原则1,系统中要求多个不同频率的时钟信号时，首选可编程时钟芯片; 2,单一时钟信号时，选择晶体时钟电路; 3,多个同频时钟信号时，选择晶振; 4,尽量使用DSP片内的PLL，降低片外时钟频率，提高系统的稳定性; 5,C6000、C5510、C5409A、C5416、C5420、C5421和C5441等DSP片内无振荡电路，不能用晶体时钟电路; 6,VC5401、VC5402、VC5409和F281x等DSP时钟信号的电平为1.8V，建议采用晶体时钟电路 五十五.为什么需要电平变换?1)DSP系统中难免存在5V/3.3V混合供电现象; 2)I/O为3.3V供电的DSP，其输入信号电平不允许超过电源电压3.3V; 3)5V器件输出信号高电平可达4.4V; 4)长时间超常工作会损坏DSP器件; 5)输出信号电平一般无需变换 五十六.电平变换的方法1,总线收发器（Bus Transceiver）： 常用器件： SN74LVTH245A（8位）、SN74LVTH16245A（16位） 特点：3.3V供电，需进行方向控制， 延迟：3.5ns，驱动：-32/64mA， 输入容限：5V 应用：数据、地址和控制总线的驱动 2,总线开关（Bustch） 常用器件：SN74CBTD3384（10位）、SN74CBTD16210（20位） 特点：5V供电，无需方向控制 延迟：0.25ns，驱动能力不增加 应用：适用于信号方向灵活、且负载单一的应用，如McBSP等外设信号的电平变换 3,2选1切换器（1 of 2 Multiplexer） 常用器件：SN74CBT3257（4位）、SN74CBT16292（12位） 特点：实现2选1，5V供电，无需方向控制 延迟：0.25ns，驱动能力不增加 应用：适用于多路切换信号、且要进行电平变换的应用，如双路复用的McBSP 4,CPLD 3.3V供电，但输入容限为5V，并且延迟较大：＞7ns，适用于少量的对延迟要求不高的输入信号 5,电阻分压 10KΩ和20KΩ串联分压，5V×20÷（10＋20）≈3.3V 五十七.未用的输入／输出引脚的处理1,未用的输入引脚不能悬空不接，而应将它们上拉下拉为固定的电平 1)关键的控制输入引脚，如Ready、Hold等，应固定接为适当的状态,Ready引脚应固定接为有效状态,Hold引脚应固定接为无效状态 2)无连接（NC）和保留（RSV）引脚,NC 引脚：除非特殊说明，这些引脚悬空不接,RSV引脚：应根据数据手册具体决定接还是不接 3)非关键的输入引脚,将它们上拉或下拉为固定的电平，以降低功耗未用的输出引脚可以悬空不接 3,未用的I/O引脚:如果确省状态为输入引脚，则作为非关键的输入引脚处理，上拉或下拉为固定的电平;如果确省状态为输出引脚，则可以悬空不接?? 二．干扰与板的布局问：器件布局应重点考虑哪些因素？例如在集中抄表系统中？答：可用TMS320VC5402，成本不是很高。器件布局重点应是存贮器与DSP的接口。问：在设计DSP的PCB板时应注意哪些问题？答：1.电源的布置；2.时钟的布置；3.电容的布置；4.终端电路；5.数字同模拟的布置。问：请问DSP在与前向通道(比如说AD)接口的时候，布线过程中要注意哪些问题，以保证AD采样的稳定性？答：模拟地和数字地分开，但在一点接地。问：DSP主板设计的一般步骤是什么？需要特别注意的问题有哪些？答：1.选择芯片；2.设计时序；3.设计PCB。最重要的是时序和布线。问：在硬件设计阶段如何消除信号干扰（包括模拟信号及高频信号）？应该从那些方面着手？答：1.模拟和数字分开；2.多层板；3.电容滤波。问：在电路板的设计上，如何很好的解决静电干扰问题。答：一般情况下，机壳接大地，