VHDL语法格式.docVIP

VHDL语法格式 上篇 基础元素 目录： 数据类型 数据对象 运算符 语句 电路描述方式数据类型 预定义类型  bit bit_victor integer std_logic std_logic_victor 自定义类型 枚举类型 type 数据类型 is (元素1, 元素2,) 例 type state_type is (s1, s2, s3. s4); -- 定义一个新类型state_type signal state : state_type; -- 定义一个信号state，类型为state_type 数组类型 type 数组 is array (范围) of 数据类型; 例 type byte is array (7 downto 0) of bit; -- 定义一个8bit的数组 type word is array (31 downto 0) of bit;-- 定义一个32bit的数组 数据对象 端口 声明 端口 : in | out 数据类型;-- 端口在特性上等同于信号，但赋值在entity的port中 赋值 端口 = 表达式; 信号 声明 signal 信号 : 数据类型; 赋值 信号 = 表达式; 变量 声明 varable 变量 : 数据类型; 赋值 变量 := 表达式; 常数 声明 常数 : 数据类型 := 数值; 运算符 算术运算 + -, * 并置运算 关系运算 = /=, , =, , = 逻辑运算 and or, not, nand, nor, xor, xnor 语句 并行语句 信号赋值语句 简单信号赋值语句 信号 = 表达式; 选择信号赋值语句 with 选择表达式 select 信号 = 表达式1 when 选择值1 表达式2 when 选择值2 ...... 表达式n when others; 条件信号赋值语句 信号 = 表达式1 when 条件1 else 表达式2 when 条件2 else ...... 表达式n when 条件n else 表达式; 过程调用语句 过程 (实参); 函数调用语句 信号 = 函数 (实参); 元件例化语句 元件明 component 元件 port (端口声明); end component; 元件引用 引用 标号 : 元件 port map (连接端口1, 连接端口2,); 按名称引用 标号 : 元件 port map (元件端口1 = 连接端口1, 元件端口2 = 连接端口2,); ⑸ 生成语句 1 [标号:] for 循环变量 in 取值范围 generate 声明语句, begin 并行语句, end generate [标号]; 取值范围: 表达式 to 表达式; -- 递增方式，如1 to 5 表达式 do