第4章 Verilog HDL设计初步幻灯片.ppt

第4章　 Verilog HDL设计初步 4.1 组合电路的Verilog HDL描述 4.1 组合电路的Verilog HDL描述 4.1 组合电路的Verilog HDL描述 4.1 组合电路的Verilog HDL描述 4.1 组合电路的Verilog HDL描述 4.1 组合电路的Verilog HDL描述 4.1 组合电路的Verilog HDL描述 4.1 组合电路的Verilog HDL描述 4.1 组合电路的Verilog HDL描述 4.1 组合电路的Verilog HDL描述 4.1 组合电路的Verilog HDL描述 4.1 组合电路的Verilog HDL描述 4.1 组合电路的Verilog HDL描述 4.1 组合电路的Verilog HDL描述 4.1 组合电路的Verilog HDL描述 4.1 组合电路的Verilog HDL描述 4.1 组合电路的Verilog HDL描述 4.1 组合电路的Verilog HDL描述 4.1 组合电路的Verilog HDL描述 4.1 组合电路的Verilog HDL描述 4.1 组合电路的Verilog HDL描述 4.2 时序电路的Verilog HDL描述 4.2 时序电路的Verilog HDL描述 4.2 时序电路的Verilog HDL描述 4.2 时序电路的Verilog HDL描述 4.2 时序电路的Verilog HDL描述 4.2 时序电路的Verilog HDL描述 4.2 时序电路的Verilog HDL描述 4.2 时序电路的Verilog HDL描述 4.2 时序电路的Verilog HDL描述 4.2 时序电路的Verilog HDL描述 4.2 时序电路的Verilog HDL描述 4.2 时序电路的Verilog HDL描述 4.2 时序电路的Verilog HDL描述 4.2 时序电路的Verilog HDL描述 4.3 计数器的Verilog HDL设计 4.3 计数器的Verilog HDL设计 4.3 计数器的Verilog HDL设计 4.3 计数器的Verilog HDL设计 4.3 计数器的Verilog HDL设计 习 题 习 题 习 题 习 题 4.2.4 含同步清0结构的D触发器及其Verilog描述 4.2.5 含异步清0的锁存器及其Verilog描述 4.2.5 含异步清0的锁存器及其Verilog描述 4.2.6 Verilog的时钟过程描述注意点 4.2.6 Verilog的时钟过程描述注意点 4.2.7 异步时序电路 4.2.7 异步时序电路 4.3.1 4位二进制加法计数器及其Verilog描述 4.3.1 4位二进制加法计数器及其Verilog描述 4.3.1 4位二进制加法计数器及其Verilog描述 4.3.2 功能更全面的计数器设计 4.3.2 功能更全面的计数器设计 4.3.2 功能更全面的计数器设计 4-1 举例说明，Verilog HDL的操作符中，哪些操作符的运算结果总是一位的。 4-2 wire型变量与reg型变量有什么本质区别，它们可用于什么类型语句中？ 4-3 阻塞赋值和非阻塞赋值有何区别？ 4-4 举例说明，为什么使用条件叙述不完整的条件句能导致产生时序模块的综合结果？ 4-5 用Verilog设计一个3-8译码器，要求分别用case语句和if_else语句。比较这两种方式。 4-6　图4-27所示的是双2选1多路 选择器构成的电路MUXK。对于其 中MUX21A，当s=0和s=1时， 分别有y=a和y=b。试在一个模块 结构中用两个过程来表达此电路。 4-7 给出1位全减器的VHDL描述。要求： （1）首先设计1位半减器，然后用例化语句将它们连接起来，图4-28中h_suber是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。 （2）根据图4-28设计1位全减器。 （3）以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计。 4-8 给出一个4选1多路选择器的Verilog描述。此器件与图4-1类似，但选通控制端有4个输入：S0、S1、S2、S3。当且仅当S0=0时：Y=A；S1=0时：Y=B；S2=0时：Y=C；S3=0时：Y=D。 4-9 把例4-21改成一异步清0，同步时钟使能和异步数据加载型8位二进制加法计数器。图4-27 含2选1多路选择器的模块 4-10 分频方法有多种，最简单的是二分频和