第4章 主存储器幻灯片.ppt

第4章 主存储器 本章要点 静态存储器SRAM、动态存储器DRAM、只读存储器ROM的存储芯片的引脚特征； SRAM与ROM组成的存储器系统的逻辑设计及与CPU之间的连接； DRAM存储器系统的设计； 交叉存储器的结构及特性； 学时：8 4．1 主存储器处于全机的中心地位 P105 4．2 主存储器的分类 4.3 主存储器的技术指标 1．存储容量 存储容量是指存储器系统能容纳的二进制总位数，常用字节数或单元数×位数来描述。 (1) 字节数 若主存按字节编址，即每个存储单元有8位，则相应地用字节数表示存储容量的大小。 1B=8位 1KB＝1024B=210B. 1MB＝1K×1K＝1024×1024B =220B; 1GB＝1 KMB＝1024×1024×1024B =230B (2) 单元数×位数 若主存按字编址，即每个存储单元存放一个字，字长超过8位，则存储容量用单元数×位数来描述。 例1 某计算机的字长16位，它的存储容量是64KW，若按字节编址，那么它的存储容量可表示成128KB。 例2 机器字长32位，其存储容量为4MB， 若按字编址，那么它的存储容量可表示成1MW。 2．存取速度 (1)存取时间Ta 存取时间是指从启动一次存储器操作到完成该操作所经历的时间。 (2)存取周期Tm 存取周期又称读写周期、访问周期，它是指存储器进行一次完整的读写操作所需的全部时间，即连续两次访问存储器操作之间所需要的最短时间。 4.4 主存储器的基本结构和基本操作 存储器的基本操作如下： （1）读操作 地址→AR ，CPU发读命令，则：M（AR）→DR，存储器发ready命令。 （2）写操作 地址→AR ，数据→DR， CPU发写命令，则DR→M（AR），存储器发ready命令。 4．5 读/写存储器（RAM） 4.5.1 静态存储器(SRAM) 静态半导体存储器(SRAM)是可随机读写的存储器； 它用双稳态触发器保存信息； 存储数据稳定；不需刷新，但功耗比较大。 1．存储元的读写原理 存储元是存储器中的最小存储单位。它的基本作用是存储一位二进制信息。作为存储元的材料或电路，须具备以下基本功能： (1)具有两种稳定状态；(分别表示0和1） (2)两种稳定状态经外部信号控制可以相互转换（即：能写入） (3)经控制，能读出其中的信息；（即：能读出） (4)无外部原因，其中的信息能长期保存。（即：能保持） 工作原理 两个稳态： T1导通，T2截止为“1”态； T2导通，T1截止为“0”态； 工作原理续 ③ 读出状态 (X、Y译码线为高电平，即T5、T6、T7、T8 均导通) 读“1”(T2截止、T1导通)： Vcc从T4到T6、T8 使位线2有电流。 读“0”(T1截止、T2导通)： Vcc从T3到T5、T7使位线1有电流； 所以，不同的位线上的电流使放大器读出不同的信息“1”和“0”。 2 .静态MOS存储器 (2)地址译码器 地址译码器的设计方案有两种： 单译码和双译码。 单译码结构中，地址译码器只有一个，译码器的输出，选择对应的一个字。若地址线数n＝2，译码后输出22＝4个状态，对应4个地址，每个地址中存一个4位的字。 这种结构有一个缺点，就是当n较大时，译码器将变得复杂而庞大，使存储器的成本迅速上升，性能下降。例如，n＝12时，译码器输出为212根选择线，每根选择线还要配一个驱动器。所以，单译码结构只适用于小容量存储器。 为了减少驱动器数量、降低成本，存储器一般采用双译码结构。这种结构中有X和Y两个方向的译码器，如P108图4.3所示。 (3)片选和读／写控制电路 由于一块集成芯片的容量有限，要组成一个大容量的存储器，往往需要将多块芯片连接起来使用，这就存在某个地址要用到某些芯片，而其它芯片暂时不用的问题，这就是所谓片选。只有片选信号CS有效时，该芯片才被选中，此片所连的地址线才有效，才能对它进行读或写操作。片选和读／写控制电路如图所示。 3.静态MOS存储器芯片 RAM存储器芯片有很多种型号; 其地址线的引脚数与存储芯片的单元数有关; 数据线的引脚数与存储芯片的字长有关。 每一芯片必须有一片选信号，对于RAM存储器芯片还必须有一读／写信号，加上电源线、地线组成芯片的所有引脚。 存储器芯片的地址范围是其地址线从全“0”到全“1”进行编码。 4.存储器的读、写周期 在与中央处理器连接时，CPU的时序与存储器的读、写周期之间的配合问题是非常重要的。 对于已知的R