硬件描述语言Verilog（第3章）.ppt.pptVIP

3.2.3 过程赋值语句 过程赋值语句有阻塞性过程赋值语句和非阻塞性过程赋值语句两种形式。 阻塞赋值语句的操作符号为“=”，语法格式是： 变量=表达式； 例如：b= a; 阻塞赋值语句有如下特点： （1）在串行语句块中，各条阻塞赋值语句将按照先后排列顺序依次执行；在并行语句块中的各条阻塞赋值语句则同时执行，没有先后顺序之分； （2）执行阻塞赋值语句的顺序是，先计算等号右端表达式的值，然后立刻将计算的值赋给左边的变量，与仿真时间无关。 * * Microelectronics School Xidian University Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 非阻塞赋值语句的操作符号为“=”， 语法格式是： 变量=表达式。 例如：b= a; 非阻塞赋值语句有如下特点： （1）在串行语句块中，各条非阻塞赋值语句的执行没有先后顺序之分，排在前面的语句不会影响到后面的语句的执行，各条语句并行执行； （2）执行非阻塞赋值语句的顺序是，先计算右端表达式的值，然后等到延时时间结束时，将计算的值赋给左边的变量。 * * Microelectronics School Xidian University Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. b * * Microelectronics School Xidian University 例3.2-7：试分析下面两段Verilog HDL程序所描述的电路结构 程序（1） module block1(din,clk,out1,out2); input din,clk; output out1,out2; reg out1,out2; always@(posedge clk) begin out1=din; out2=out1; end endmodule 程序（2） module non_block1 (din,clk,out1,out2); input din,clk; output out1,out2; reg out1,out2; always@(posedge clk) begin out1=din; out2=out1; end endmodule Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 在这两个程序中，基本描述相同，不同的是程序（1）采用了阻塞赋值语句，而程序（2）采用了非阻塞赋值语句。 * * Microelectronics School Xidian University 如果采用阻塞赋值语句描述程序（2）的电路，其Verilog HDL 程序代码是： module block2(din,clk,out1,out2); input din,clk; output out1,out2; reg out1,out2; always@(posedge clk) begin out2=out1; out1=din; end endmodule Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. * * Microelectronics School Xidian University 例3.2-8：试分析下面两段Verilog HDL程序所描述的电路结构 程序（1） module block3(a,b,c,clk,sel,out); input a,b,c,clk,sel; output out; reg out,temp; always@(posedge clk) begin temp=ab; if(sel) out=temp|c; else out=c; end endmodule Evaluati