EDA课程设计--四人智力竞赛计数抢答器.doc

四人智力竞赛计数抢答器 设计任务与要求 任务：要求设计一个四人智力计数抢答器。 要求：四人使用抢答，当其中一人按下抢答器，将封锁其余抢答器，数码管显示一位二进制数，同时倒计时开始计时（0—99）秒，如果在倒计时间内没答完题报警器开始响。 总体框图 根据设计要求，本系统应具有第一抢答信号的鉴别和锁存、答题计时、动态显示和声光提示等功能。图1 总体框图 选择器件 1、装有QuartusII软件的计算机一台。 2、7段数码显示管。 3、芯片：使用Altera公司生产的Cyclone系列芯片，如EP1C12Q240C8芯片。 4、EDA实验箱一个。 5，下载接口是数字芯片的下载接口（JTAG）主要用于FPGA芯片的数据下载。 6、时钟源。 Cyclone的性能特性 Cyclone器件的性能足以和业界最快的FPGA进行竞争。Cyclone FPGA内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有： 1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。 2）FPGA可做其它全定制或半定制ASIC电路的中试样片。  3）FPGA内部有丰富的触发器和I／O引脚。  4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。  5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。 可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。抢答鉴别模块该模块主要实现功能。 图2 抢答鉴别模块 图3 片选信号模块仿真图 当来一个脉冲时，输出将增加1，符合模块要求。 3 ： library ieee; use ieee.std_logic_1164.all; entity lockb is port(d1,d2,d3,d4:in std_logic; clk,clr :in std_logic; q1,q2,q3,q4,alm:out std_logic); end lockb; architecture lock_arc of lockb is begin process(clk) begin if clr=0 then q1=0; q2=0; q3=0; q4=0; alm=0; elsif clkevent and clk=1 then q1=d1; q2=d2; q3=d3; q4=d4; alm=1; end if; end process; end lock_arc; 此程序为锁存器模块LOCKB 该模块主要对选手按下按键进行锁存，锁存的同时发出alm信号实现声音提示。 该程序生成的符号及仿真波形如下： 图4 锁存模块仿真图 当来一个上升沿的时候，alm发挥作用，并且d1对应输出q1。 4 ： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity decode3_8 is port(sel:in std_logic_vector(2 downto 0); L :out std_logic_vector(7 downto 0) ); end decode3_8; architecture one of decode3_8 is begin L hen sel = 0 else hen sel = 1 else hen sel = 2 else hen sel = 3 else hen sel = 4 elsehen sel = 5 else hen sel = 6 else hen sel = 7 else end one; 此程序为显示模块 显示模块是由七段LED数码管译码和动态