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湖南科技大学考试试题 参考答案及评分标准 VHDL语言（B）试题 信息与电气工程学院院系 040441—4 班级 学生人数 任课教师 宾心华 交题时间：2006 年 11 月 20 日 简答题（20分）： VHDL给硬件设计领域带来哪些变革？试比较前后两种设计方法的优劣(6分) 答：VHDL的出现使得硬件设计与软件设计的界限模糊，硬件设计人员可以用软件设计硬件；硬件设计方式由Bottom Up变为Top Down，两种设计方式中前者是从最底层开始设计，直至到最高层设计完毕，后者是就是从系统总体要求出发，自上至下地逐步将设计内容细化，最后完成系统硬件的整体设计。后者比前者大大提高了设计效率。 2. 一个基本的VHDL设计基本构成包括哪几个部分？这几个部分分别表达所设计电路的哪个部分？（7分） 答：基本设计单元包括：实体和构造体两个部分。实体表达所设计电路的外部引脚与控制信号等。构造体表达具体电路的内部构造与行为方式。 简述多状态数值系统产生的原因。（7分） 答：在数值系统设计时往往需要用到混合技术，将ECL、TTL、CMOS、MOS等不同的器件连接起来。这些器件之间的逻辑电平是不一致的，为了描述这些器件的逻辑电平，前面已经提到的用二态和三态来描述数值系统的逻辑电平显然是不够了，而是需要增加某些状态。另外，建立双向开关电平及处理未知状态，解决总线冲突，竞争等也需要引入其它状态。 判断题（10*2分）： 数100在VHDL语言中既可以表示整数又可以表示实数。（×） 在进程中任意交换语句的顺序，其执行结果不变。（×） WAIT FOR 语句后面要求接敏感信号量。（×） 在IF语句的条件表达式中只能使用关系运算操作及逻辑运算操作的组合表达式（√） 在使用进程时，敏感信号量必须跟在PROCESS（）的括号中。（√） WORK库是现行作业库。设计者所描述的VHDL语句不需要任何说明，将都存放在WORK库中。（√ ） 在端口方向的描述中，BUFFER定义的信号不能供构造体再使用，而OUT定义的信号则可以再供构造体使用。(×) 一条信号代入语句，不能用一个进程来描述。（× ） 代入符号两边信号量只要求数据类型一致。（× ） VHDL语言中，逻辑运算左右有优先级别，且是从左至右运算。（×） 三．读程序（写出每个程序的具体功能） （3*10分） 1．答案要点：该程序是一个4位全加器。a,b分别为加数和被加数，cin为低位的进位，cout为向高位的进位。通过并置控制溢出。（10分） 2．答案要点：该程序是一个双向移位寄存器，sr和sl分别控制右移和左移。il和ir分别为左移和右移之后的补入位。（10分） 3．该程序描述了一个简单的四位选择器。当input分别为00,01,10,11时控制i0,i1,i2,i3输出给q。在其他情况下，给q赋值X状态。（10分） 编程序（3*10分） 编写一个8—3优先编码器的VHDL语言程序，构造体描述方式不限。（10分） entity bm is port(a:in std_logic_vector(7 downto 0) b:out std_logic_vector(2 downto 0)); end bm; architecture rtl of bm is begin process(a) begin case a is when =b=”000”; when =b=”001”; when =b=”010”; when =b=”011”; when =b=”100”; when =b=”101”; when =b=”110”; when others=b=”111”; end case; end process; end rtl 编写一个RS触发器的程序。（10分） entity xy is port(x,y:in std_logic; q,qb:out std_logic); end xy; architecture rtl of xy is signal q_temp,qb_temp:std_logic; begin process(x,y) begin if(x=’1’and y=’0’)then q_temp=’0’; qb_temp=’1’; elsif(y=’0’ and x=’1’ )then q_temp=