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实 验 报 告 课程名称 FPGA 实验项目 熟悉软硬件环境及使用 实验仪器 Quartus 2 系 别 专 业 班级/学号 学生姓名 实验日期 成 绩 指导教师 实验一 熟悉软硬件环境及使用 实验目的 学习Quartus Ⅱ软件的基本操作； 学习原理图和VHDL两种设计输入方法； 初步掌握器件设计输入、编译、仿真、下载的过程； 学习实验装置的使用方法。 二、实验要求 选用课上或书中的例题，按照第二章所述练习Quartus Ⅱ软件的使用：分别选用原理图输入方式和VHDL输入方式进行电路功能设计；掌握CPLD的开发步骤——设计输入、设计实现、设计验证；按照第五章所述了解实验装置的工作原理和使用方法。 三． 实验代码 --实现功能为模10的计数器 library ieee; --库名 use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt10 is --定义实体名为cnt10 port( clk,rst,en: in std_logic; --定义了3个输入clk,rst,en cq:out std_logic_vector(3 downto 0);--定义了3位的输出cq cout:out std_logic;--定义进位输出cout p: out std_logic);--定义输出变量p end; architecture one of cnt10 is --结构体 begin process(clk,rst,en) --进程 variable cqi:std_logic_vector(3 downto 0);--在进程中定义变量 begin --开始硬件描述 if rst=1 then cqi:=(others=0); elsif clk event and clk=1 then if en=1 then if cqi9 then cqi:=cqi+1; else cqi:=(others=0); end if; end if; end if; if cqi=9 then cout=1; else cout=0; end if; cq=cqi; --由于cq为端口，所以为端口赋值要使用中间变量 end process; p=1;--p对应FPGA上141号管口 end; 四．实验截图 注意保存时文件名应与实体名对应 代码编译正确 点击生成波形文件选项 添加仿真信号 为软件仿真输入信号赋值 软件仿真观察波形 五．功能描述 通过编程实现10进制的计数器，3个输入信号分别为clk,rst,en，当rst为1时实现清零的功能，在rst不为1并且en为1时计数器可以工作，在每一个clk的上升沿时计数器自加1，直到计满10个数后计数器回到0。之后计数器在时钟的作用下继续计数。