数电数字钟.doc

数字电子实习报告 报时式数字钟 姓 名： 黄聪颖 班 级： 信息14-2 学 号： 201416040205 院 系： 电气信息工程学院 指导教师： 王宇鸿 实习日期： 2016年5月9日—13日 目 录 实习目的和任务……………………………………….…..…1 软件介绍…………………………………………….….….....2 电路设计……………………………………………..…….....4 原理图与仿真结果……………………………………….......5 实习体会…………………………………………………….15 参考文献…………………………………………………….16 教师评语…………………………………………………….17 实习目的和任务 1、实验目的 1）熟悉QuartusII 软件的使用， 初步掌握完成电路设计的基本步骤： 建立工程、 输入、编译、仿真和下载 。 2）初步掌握图形输入的基本方法。 3）掌握用数字可编程逻辑器件实现基本电路的设计过程和设计方法，如：报时式数字钟的设计。 4）培养学生严谨、细致、实干的科学作风，要求必须独立完成设计电路、完成调试及总结报告的全过程。 2、实验任务 利用QuartusII设计并实现报时式数字钟。要求如下： 1）数字钟能够显示24进制时、60进制分、60进制秒。 2）数字钟能够于每小时的59分51秒开始进行报时，往后每两秒进行一次报时，一共进行五次报时且最后一声发高音。 3）采用层次化、原理图设计、并对各模块进行功能仿真； 4）对所完成的设计进行编译、综合、编程下载，并完成硬件调试。 二、软件介绍 Altera 的QuartusII 可编程逻辑软件属于第四代PLD 开发平台。 Altera 是世界上最大可编程逻辑器件的供应商之一， QuartusII 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。QuartusII 设计软件是业界唯一提供FPGA 和固定功能HardCopy 器件统一设计流程的设计工具，界面友好，使用便捷， 在QuartusII 上可以完成设计输入、 元件适配、 时序仿真和功能仿真、 编程下载等整个设计流程。 （1）开放的界面 QuartusII 具有开放性、多平台、完全集成化、丰富的设计库、模块化工具等特点，支持原理图、VHDL、VerilogHDL 以及 AHDL（AlteraHardwareDescription Language）等多种设计输入形式 （本书主要针对原理图输入的设计方法进行讲解） ， 内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD 设计流程。 （2）与结构无关 QuartusII支持Altera公司的MAX3000A系列、 MAX7000系列、 MAX9000系列、 ACEX1K 系列、APEX 20K 系列、APEX II 系列、FLEX 6000 系列、FLEX 10K 系列，支持MAX7000/MAX3000 等乘积项器件。支持 MAX II CPLD 系列、Cyclone 系列、Cyclone II、StratixII 系列、 StratixGX 系列等。 此外， QuartusII 通过和DSPBuilder 工具与Matlab/Simulink相结合，可以方便地实现各种DSP 应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台，提供了世界上唯一真正与结构无关的可编程逻辑设计环境。 使用者无需精通器件内部的复杂结构，只需用自己熟悉的设计输入工具，如原理图或硬件描述语言进行设计。QuartusII 将这些设计转换为目标结构所要求的格式，设计处理一般在数分钟内完成。 （3）完全集成化 QuartusII 的设计输入、 处理与较验功能全部集成在统一的开发环境下， 这样可以加快动态调试、缩短开发周期。 （4）丰富的设计库 QuartusII 提供丰富的库单元供设计者调用， 支持IP 核， 包含了LPM/MegaFunction 宏功能模块库，用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。QuartusII 软件还允许设计人员添加自己认为有价值的宏功能模块，充分利用这些逻辑功能模块，可大大减少设计工作量。 （5）模块化工具 设计人员可以从各种设计输入、处理和较验选项中进行选择从而使设计环境用户化。 电路设计 启动QuartusII 软件 启动File\New\New Quartus II Peoject