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硬件技术课程设计 课题名称 8位全加器的设计与实现 组 名 组 员 班 级 1201 专 业 计算机科学与技术 指导教师 计算机学院 2014年12 月 课题四、8位全加器的设计与实现 一、设计任务及要求： 1．设计和实现8位全加器，并完成编译、综合、适配、仿真和在GW48-CP++实验平台上，实验测试，即选择电路模式NO.1；键2、键1输入8位加数；键4、键3输入8位被加数；数码管6和数码管5显示加和；D8显示进位COUT。 2．请画出时序仿真图 3．进行必要的数据测试 2014 年 12 月 10 日 二、成绩： 设计报告 调试答辩 合 计 指导教师签名： 2014年 月 日 目录 一、设计目的 1 二、设计内容 1 三、实验原理图 1 半加器原理图 1 1位全加器原理图 1 4位全加器原理图 2 8位全加器原理图 2 锁引脚图 3 四、设计与说明 3 五、时序仿真 4 六、实验步骤 5 七、设计总结 8 八、参考文献 8 8位全加器的设计与实现 一目的 2、进一步熟悉利用 MAX+plusII进行电路系统设计的一般流程。 3、掌握 8位全加器原理图输入设计的基本方法及过程。 二 三 1位全加器原理图： 1 /8 4位全加器原理图： 8位全加器原理图： 2 / 8 锁引脚原理图： 四说明Cout输出进位，D8显示。 3 / 8 五、时序仿真 1、建立波形文件。为此设计建立一个波形测试文件。选择File项及其New,再选择右侧New窗中的vector Waveform file项，打开波形编辑窗。 2、输入信号节点。在波形编辑窗的左方双击鼠标，在出现的窗口中选择Node finder，在弹出的窗口中首先点击List键，这时左窗口将列出该项设计所以利用中间的“=”键将需要观察的信号选到右栏中。 3设定仿真时间宽度。选择edit项及其End time选项，在End time选择窗中选择适当的仿真时间域，本次实验由于是八位的全加器，为避免延迟太大不利于显示，可将End Time 设置为50ms，以便有足够长的观察时间和便于分析的波形仿真波形图。 4、波形文件存盘。选择File项及其Save as选项，按OK键即可。存盘窗中波形文件名是默认的（这里是adder.scf所以直接存盘即可。 5、运行仿真器。点击processing中的Start simulation选项，如图是仿真运算完成后的时序波形。注意，刚进入如图所示的窗口时，应该将最下方的滑标拖向最左侧，以便可观察到初始波形。 仿真波形图： 4 /8 分组后的仿真图： 实现步骤 1.首先为此工程建立一个放置与此工程相关的所有文件的文件夹，认为工作库（Work?Library）。本项设计我的文件夹取名为8位全加器。 2. 选File(New，在弹的New对话框中选择Device?Design?Files?页的原理图文件编辑输入项Block?diagram\Schematic?File，画半加器原理图。 3. 另存自己的工程，将已设计好的图文件命名为：h_adder.bdf，并保存在此文件夹内。编译通过之后，将该半加器封装入库待设计1位全加器的时候调用。 5/8 4. 利用封装后的半加器画1位的全加器，并封装成元器件。 5. 利用封装后的1位全加器，将4个1位全加器串行，画4位的全加器，并封装成元器件。 6. 将2个4位全加器元器件串行，按照实验原理设计8位全加器。 7．运行并调试成功。 8. 锁引脚，参考课本模式1图（注：灯8表示结果有无进位）。 9. 连接USB。 按START运行。 6/8 9. 测试数据如下： A4+92=36 有进位D8亮 62+58=BA 无进位 82+94=16 有进位D8亮 7/8 七、设计总结： 通过这次8位全加器的设计实验，我们发现自己的动手实践能力还比较弱，所以以后要多动手。我们在设计实验时也遇到了很多麻烦，如选择模式时组员中出现了不同意见以及时序仿真不会做等，不过通过和组员的讨论及向老师请教基本上得以解决，不过时序仿真还不够熟练，需加强。 这次设计，使我们能清楚的了解设计程序和设计步骤、设计思路和硬件测试，最终能清晰的建立起整体概念。再者组员之间通过不断地磨合，由一开始的大家手忙脚乱，到后来逐渐适应，按部就班分工合作，工作效率明显提高