时序电路设计基础.docVIP

CPLD/FPGA设计实验报告 实验名称： 时序电路设计基础 实验目的： 掌握Quartus II 软件的基本使用方法，完成基本时序电路设计 实验时间： 2012 年 5月 30 日 地点： 实验室 学生姓名： 何超 学号： 2009118122 实验内容 实验一　　简单D触发器 创建工程 工程名称： My_jddcfq 顶层实体文件名： My_jddcfq 器件： （要求：Cyclone系列任意器件） module My_jddcfq(q,d,clk); input d,clk; output reg q; always @(posedge clk) begin q=d; end endmodule 、新建一个Verilog HDL文件，并输入代码，如下： 运行成功。 、生成PTL文件如下： 、新建VWF文件，导入节点设置好参数并运行如下： 实验二　　同步置数的D触发器 创建工程 工程名称： My_tbdcfq 顶层实体文件名： My_tbdcfq 器件： （要求：Cyclone系列任意器件） 实验三、试验步骤： 新建一个工程，将其命名为My_tbdcfq，此过程与实验一类似，再次不作详述。 新建一个Verilog HDL文件，并输入代码，如下： moduleMy_tbdcfq (q,d,clk,ld); input d,clk,ld; output reg q; always @(posedge clk) begin if(ld) q=d; end endmodule 运行成功。 、生成RTL图如下： 、新建VWF文件，设置好参数运行如下： 实验三　　同步置数异步清零的D触发器。 创建工程 工程名称： My_tbzsybqlddcfq 顶层实体文件名： My_tbzsybqlddcfq 器件： （要求：Cyclone系列任意器件） 实验步骤： 新建一个工程，将其命名为My_tbzsybqlddcfq，此过程与实验一类似，再次不作详述。 新建一个Verilog HDL文件，并输入代码，如下： module My_tbzsybqlddcfq(q,d,clk,ld,clr_n); input d,clk,ld,clr_n; output reg q; always @(posedge clk or negedge clr_n) begin if(!clr_n) q=0; else if(ld) q=1; else q=d; end endmodul 运行成功。 、生成RTL文件如下: 、新建VWF文件，设置好参数后并仿真如下： 实验四、带反输出的D触发器 实验步骤： 新建一个工程，将其命名为My_dfscddcfq程与实验一类似，再次不作详述。 新建一个Verilog HDL文件，并输入代码，如下： module My_dfscddcfq(q,q_n,d,clk,ld,clr_n); input d,clk,ld,clr_n; output q,q_n; reg q; assign q_n=~q; always @(posedge clk or negedge clr_n) begin if(!clr_n) q=0; else if(ld) q=1; else q=d; end endmodule 、生成RTL图如下： 、新建VWF文件，设置好参数并仿真如下： 实验五　　四选一数据选择器 创建工程 工程名称： My_fco 顶层实体文件名： My_fco 器件： （要求：Cyclone系列任意器件） 实验步骤： 、新建一个工程，将其命名为My_fco 、新建一个Verilog HDL文件，并输入代码，如下图： module My_fco(out,in0,in1,in2,in3,sel); input in0,in1,in2,in3; input [1:0] sel; output reg out; always @(in0 or in1 or in2 or in3 or se