第5章 数器VHDL描述.pptVIP

简单时序电路的VHDL描述 计数器 计数器设计时注意事项 边沿(上升沿还是下降沿） 复位方式（同步复位与异步复位） 有无置数功能 计数制（对二进制计数还是十进制计数器） 是否可逆 复位:设定初始状态 同步复位 异步复位 可逆计数器 调整进制 一、基本计数器的设计 计数器是数字系统的一种基本部件，是典型的时序电路。计数器的应用十分广泛，常用于数/模转换、 计时、频率测量等。 加法计数器VHDL源程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY countbasic IS PORT(clk:IN STD_LOGIC; q:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0)); END countbasic; ARCHITECTURE a OF counbasict IS BEGIN PROCESS(clk) VARIABLE qtmp:STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF clk event AND clk=1 THEN qtmp:=qtmp+1; END IF; q=qtmp; END PROCESS; END a; 二、 同步清零的计数器 同步清零计数器只是在基本计数器的基础上增加了一个同步清零控制端，本例设计一个同步清零的递增计数器，它只需以下基本引脚： 时钟输入端：clk； 计数输出端：Q； 同步清零端：clr。 VHDL源程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY countclr IS PORT(clk :IN STD_LOGIC; clr :IN STD_LOGIC; q :BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0)); END countclr; ARCHITECTURE a OF countclr IS BEGIN PROCESS(clk) VARIABLE qtmp: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF clkevent AND clk=1 THEN IF clr=0 THEN qtmp: ELSE qtmp:=qtmp+1; END IF; END IF; q=qtmp; END PROCESS; END a ; 异步清零计数器的参考程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY countyibu IS PORT(clk: IN STD_LOGIC; clr : IN STD_LOGIC; q : BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0)); END countyibu; ARCHITECTURE a OF countyibu IS BEGIN PROCESS(clk,clr) BEGIN IF clr=0 THEN q ELSIF clkevent AND clk=1 THEN q=q+1; END IF; END PROCESS; END a; 三、 同步预置数的计数器 有时计数器不需要从0开始累计计数，而希望从某个数开始往前或往后计数。这时就需要有控制信号能在计数开始时控制计数器从期望的初始值开始计数，这就是可预加载初始计数值的计数器。本例设计了一个对时钟同步的预加载(或称预置)计数器。 一个同步清零、使能、同步预置数的计数器应具备的脚位有： 时钟输入端：clk； 计数输出端：Q； 同步清零端：clr； 同步使能端：en； 加载控制端：load； 加载数据输入：din。 VHDL源程序： L