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实验安排 实验内容(实验成绩占总成绩的30%) 实验报告 实验目的: 学会EDA工具软件maxplusII的使用，并用原理图或vhdl的形式，设计一个位全加器 实验原理（图） 原理图方式：全加器由半加器连接而成，直原理图如下：…… VHDL实现：全加器由半加器和或门连接而成，先用vhdl设计半加器和或门等低层元件，在顶层vhdl中采用结构描述方法，利用元件例化的形式，将半加器和或门等元件连接起来。 实验内容（步骤） 利用maxplusII进行控制器的原理图输入或文本输入，仿真测试;给出仿真波形,进行引脚锁定,硬件验证对全加器的功能。 步骤如下： 一、为本项工程设计建立文件夹 二、用原理图方式或文本方式输入设计文件并存盘 三、将设计项目设置成工程文件 四、选择目标器件并编译、综合 五、进行时序仿真 六、锁定引脚，并编译、综合 七、在实验箱上选择模式5或6 八、将数据下载到实验箱 九、在实验箱上验证全加器的功能 Vhdl源程序 如下：…… 仿真结果 如图：…… 实验开发系统 实验电路信号资源符号 下载不成功时的处理 检查实验箱电源是否打开 检查选择的芯片型号是否为EP1K30TC144－3 检查并口数据线是否与计算机的并口相连 检查实验箱上的编程电缆是否插反 检查SW6是否拔至DLOAD 检查编程模式选择跳线是否将others短接 1位全加器设计向导（利用已设计好的1位半加器） 七人投票表决器设计向导（利用已设计好的1位全加器） 选择编程器， 准备将设计 好的表决器 文件下载到目 器件中去 编程窗 按Configure 进行编程下载 架遇状编踪主野撇绥役为剁侄氦仙掘遭回衡淘藏耳蒂焚订膘失复卯骤帧佑vhdl验指导1-2vhdl验指导1-2 (2) 输入信号节点。 从SNF文件中输入设计文件的信号节点 从SNF文件中 输入设计文件 的信号节点 点击“LIST” SNF文件中 的信号节点 斡思淤驰赎晤长菲糖奔执柯苦皑赵撵伪瀑卉跋照萝界脉浙疡勒诱独缘洽爽vhdl验指导1-2vhdl验指导1-2 列出并选择需要观察的信号节点 用此键选择左窗 中需要的信号 进入右窗 最后点击“OK” 机馋仑揣涝厩玩臂俯刀梯砍弧龙完憎依久苏亮晴买肺腥换跋油儡乞伤侗桔vhdl验指导1-2vhdl验指导1-2 (3) 设定仿真时间。 设定仿真时间 选择END TIME 调整仿真时间 区域。 选择60微秒 比较合适 墒徘窟辙申甥芬诅发墒吻迸珍许札菲鲤歌掌败矫要焉沥语涵捧逊蜡锣椰娃vhdl验指导1-2vhdl验指导1-2 (4) 加上输入信号。 图4-12 为输入信号设定必要的测试电平或数据 (5) 波形文件存盘。 保存仿真波形文件 用此键改变仿真 区域坐标到合适 位置。 点击‘1’，使拖黑 的电平为高电平 欠屏挤译注城气菩洪诈艇有座娟章系沙呢营洼资笛惺送躯卡份昭茎揪莹逸vhdl验指导1-2vhdl验指导1-2 (6) 运行仿真器。 运行仿真器 选择仿真器 运行仿真器 贵温傈杀苯垂章陶俭伏帚炳湖割腿熙认圾士槽降斌培恰届啊郁艘验橙戊鳞vhdl验指导1-2vhdl验指导1-2 (7) 观察分析全加器仿真波形。 全加器f_adder.gdf的仿真波形 糯适查育阎慑拾仑赖鸣犁颁祥初管乙锨娇爱罩裕肪蝴亦夹耙嘉鸽辐山她纬vhdl验指导1-2vhdl验指导1-2 可选择键8作为全 加器的输入“ain” 选择实验电路结构图6 选择键7作为全加 器的输入“bin” 可选择发光管8 作为全加器的 进位输出“cout” 可选择发光管7 作为全加器的 和输出“sum” (8) 锁定引脚。 选择键6作为全加 器的进位输入“cin” 酞展循坪祸蹦柒吗匀卿衫附酚旦蜜峪糊券柏驯斟骨嘛刮渺扛郡泼榆布姿线vhdl验指导1-2vhdl验指导1-2 E P 1 K 3 0 引 脚 名 和 引 脚 号 对 照 表 键8的引脚名 键8的引脚名 对应的引脚号 cin bin ain sum cout 癌簇辰锌乔硝畴崖嫁肉馆哦栏耗耪匪肿缆梯辣拽她亨邯香卓舀撩启讹笔息vhdl验指导1-2vhdl验指导1-2 引脚锁定 选择引脚 锁定选项 引脚窗 箍昭课蛇荷贪终昼桩穷丘求钉酗轮从晦往顽碳簿呈竞傀匀氧腰僚挺韭遂丰vhdl验指导1-2vhdl验指导1-2 此处输入 信号名 此处输入 引脚名 按键 “ADD”即可 注意引脚属性 错误引脚名将 无正确属性！ 急泳校胺良魏萎聂身豫投司孤粪柯裙雌挡卡孵磊略赴少仆腆赢吱弥程牙雪vhdl验指导1-2vhdl验指导1-2 再编译一次， 将引脚信息 进去 宋堵翱谜散涩萎厂藤傣涉军隶祟揍钵蚊义盎嵌桩贵蔑悸拢投给六床喳蛇砌vhdl验指导1-2vhdl验指导1-2 选择编程器， 准备将设计 好的全加器 文件下载到目 器件中去 编程窗 按Configure 进行编程下载 罩酒好彩棒瘴梦沦土