Verilg设计初步.ppt

版本 1983年 Gateway Automation公司创建 IEEE 1364-1995 IEEE 1076-2001 IEEE 1076-2005 特点 适合各层次的设计 算法级（Algorithm Level） 寄存器传输级（Register Transfer Level） 门级（Gate Level） 版图级（Layout Level） 4.3 Verilog基本组合电路设计 4.4 Verilog基本时序电路设计 【例4.11】 带异步清0/异步置1（低电平有效）的D触发器 module dff_asyn(q,qn,d,clk,set,reset); input d,clk,set,reset; output reg q,qn; always @(posedge clk or negedge set or negedge reset) begin if(~reset) begin q=1b0;qn=1b1; end //异步清0，低电平有效 else if(~set) begin q=1b1;qn=1b0; end //异步置1，低电平有效 else begin q=d;qn=~d; end end endmodule 妈攘盔独弧屈秘皮犀思拘躁贫逛坞钝矣拎滴攘碘贪惊羞缉钧娩历扬袭松菩Verilg设计初步Ver