第9章 Verilog系统设计优化.pptxVIP

E D A技术与应用第9章 Verilog系统设计优化§9.1 资源优化 E D A技术与应用在ASIC设计中，面积（Area）指硬件设计资源。对于FPGA/ CPLD，其芯片面积（逻辑资源）是固定的，但有资源利用率的问题，这里的面积优化指的是资源利用优化：通过优化，可以使用规模更小的可编程器件，从而降低系统成本，提高性价比。对于某些PLD器件，当耗用资源过多时会严重影响优化的实现。为以后的技术升级，留下更多的可编程资源，方便添加产品的功能。对于多数可编程逻辑器件，资源耗用太多会使器件功耗显著上升。§9.1.1 资源共享 E D A技术与应用问题：同样结构的模块需要反复被调用，但该结构模块需占用较多资源，这类模块往往是基于组合电路的算术模块。例9-1：占用较多资源 module multmux (A0, A1, B, S, R); input [3: 0] A0, A1, B; input S; output [7: 0] R; reg [7: 0] R; always @ (A0 or A1 or B or S) begin if (S==1`b0) R=A0*B; else R=A1*B; endendmoduleS=1时共用BS=0时同一时刻只使用了一个乘法器§9.1.1 资源共享 E D A技术与应用问题：同样结构的模块需要反复被调用，但