11NPMOS管的版图设计.doc

目 录 教学导航 2 情境1 N/P MOS晶体管的版图设计 2 1.1 项目创建 2 1.1.1 软件环境设置 2 1.1.2 工艺文件导入 3 1.1.3 版图图层定义 2 1.2 版图层次 2 1.2.1 三极管工艺流程和版图的对应关系 2 1.2.2 CMOS集成电路工艺流程和版图的对应关系 3 1.3设计规则 6 1.3.1 设计规则的由来 6 1.3.2 设计规则的理解 7 1.3.3 设计规则的实例 7 1.4电路图绘制 14 1.5版图绘制 16 1.6版图验证 16 1.6.1 概述 16 1.6.2 设计规则检查 16 1.6.3 版图与电路图一致性检查 17 重点回顾 18 【学习目标】 （1） （2）【重点难点】 （1） ； （2） ；（3） ； （4） 。 【参考学时】 6学时 μm，栅宽为3μm，PMOS晶体管的栅长为1μm，栅宽为6μm。 NMOS电路图 PMOS电路图 图1.1 N/PMOS晶体管电路图 小知识 （1）N/PMOS晶体管的电路符号的记忆方法： MOS晶体管的电路符号类似于三极管，其中gate相当于base，source相当于emitter，drain相当于collector，表征了MOS晶体管和三极管在本质上是相似的。该电路符号为常用的电路符号。 （2）N/PMOS晶体管的另一种常用电路符号： 这种电路符号用于背栅接于已知电位的情况。 4. 软件环境设置 完成Cadence设计软件环境设置后，将给定N/PMOS晶体管的电路图通过Cadence Virtuoso Schematic Editor绘制出来，并通过Cadence Virtuoso XL Layout Editor绘制N/PMOS晶体管版图，并通过DRC验证。 5. 电路图绘制 6. 版图绘制 以PMOS晶体管版图为例，除了制定的尺寸外其他的都是以最小尺寸来绘制，在具体的电路中，尺寸是确定的。 （1）. 有源区（active/TO层） 根据管子的尺寸定义PMOS晶体管的active的宽度为6um （2）. 栅端(gate/GT层) 根据管子的尺寸定义PMOS晶体管的gate的宽度是1um： 此处要注意设计规则： GT overhang out of TO =0.55 um; Poly1 gate to related diffusion edge = 0.5 um. （3）. 源漏的制备 在有源区的地方进行自对准注入SP，形成PMOS的源和漏 此处需要注意的设计规则： P+ implant enclose Active =0.5 um （4）. 接触孔（W1） 一般都是以最小尺寸来进行绘制孔，在有限的范围内，尽可能打多 一些孔： 此处需要注意设计规则： MIN MAX size = 0.5um* 0.5um; P+ active overlap contact = 0.3um; N- active overlap contact = 0.15um; Metal 1 overlap contact = 0.3 um. （5）. N阱的制备 在做PMOS晶体管的区域推一个Nwell 此处需要注意的设计规则： Overlap from N-well to P+ inside N-well = 1.3um （6）. 衬底的连出 N-well的引出 此处需要注意的设计规则： Spacing of N+ Active to P+ Active inside N-well = 1.0um N+ implant enclose Active =0.5 um （7）. NMOS晶体管版图 具体步骤与PMOS类似，参见下图 有源区 栅 源漏和接触孔 P阱 P阱接触 7. 物理验证 以PMOS为例，用Calibre工具进行DRC（设计规则检查）。 （1）.导出GDS文件 点击file-export-stream 点击library Browser 选取所需进行DRC的版图文件，然后关掉对话框 在Run Directory中填入保存gds文件的路径 成功导出gds文件 （2）.设计规则检查 运行calibre-drc：选择calibre-Run DRC 选取欲做DRC的版图的文件 选取DRC规则文件 填写D