01期末考试试卷A卷(EDA技术_06通信本).docVIP

石家庄学院2008—2009学年第 二 学期 《EDA技术》 期末考试试卷 系电气信息工程 专业通信工程 班级06级 班 姓名 学号 题号 一 二 三 四 五 六 七 八 九 十 总分 得分 得分 评卷人 一、填空题（本大题共10个小题，每题2分，共20分） 1.传统的电子设计方法通常是________，EDA技术采用的设计方法是________。 2.VHDL源程序的扩展名为________，仿真文件的扩展名为________，配置文件的扩展名为________，PC机对FPGA的直接配置方式是________方式。 3.目前常用的可编程逻辑器件以CPLD和FPGA为主，其中________是基于查找表结构的可编程逻辑器件。 4.一个VHDL设计实体最基本的结构包括________和__________；VHDL程序中的注释用______表示。 5. VHDL程序中时钟CLK的下降沿表示为________________________________。 6.VHDL程序的元件例化语句中，元件端口名与实例连接端口名的关联方式有__________和__________两种方式。 7.在VHDL语法规则中，变量是一个局部量，只能在______和________中使用；变量______（能/不能）将信息带出对它做出定义的当前结构。 8.进程既可以通过______信号的变化来启动，也可以由满足条件的______语句来激活。 9.信号a1的定义为SIGNAL a1 : STD_LOGIC_VECTOR( 4 DOWNTO 0 )，则执行语句a1 = ( 1=’1’, 3=’1’, OTHERS=’0’ )后，a1的值为________。 10.编程下载过程中引脚锁定的目的是_____________________________________ ____________________________________________________________。 得分 评卷人 二、选择题（本大题共10小题，每题2分，共20分） 1.现场可编程门阵列的英文简称是______。（ ） A FPGA B PLA C PAL D PLD??? 2.在EDA工具中，能将硬件描述语言转换为硬件电路的工具软件称为___。（ ） A 仿真器 B 综合器 C 适配器 D 下载器??????? 3.在VHDL中，PROCESS结构内部是由______语句组成的。（ ） A 并行 B 顺序 C 顺序和并行 D 任何 4.下面数据中属于位矢量的是______。（ ） A 4.2 B 3 C ‘1’ D “11011” 5.下面哪一个可以用作VHDL中的合法的实体名______。（ ） A OR B VARIABLE C SIGNAL D OUT1 6.不完整的IF语句，其综合结果可实现________。（ ） A 时序电路 B 双向控制电路 C 条件相或的逻辑电路 D 三态控制电路 7.下列关于CASE语句的说法不正确的是______。（ ） A 条件句中的选择值或标识符所代表的值必须在表达式的取值范围内。 B CASE语句中必须要有WHEN OTHERS=NULL；语句。 C CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现?。 D CASE语句执行必须选中，且只能选中所列条件语句中的一条。 8. VHDL语言支持四种常用库，哪种库是用户的VHDL设计现行工作库？（ ） A IEEE库 B VITAL库 C STD库 D WORK工作库 9.进程中的信号赋值语句，其信号更新是______。（ ） A 立即完成 B 在进程的最后完成 C 按顺序完成 D 都不对 10.在一个VHDL设计中idata是一个信号，数据类型为integer，下面哪个赋值语句是不正确的________。 A idata = 16#20#; B idata = 32; C idata = 10E3; D idata = B#1010#; 得分 评卷人 三、可编程逻辑电路设计（本大题共2小题，每题8分，共16分） 1.用可编程与或阵列结构实现下述组合逻辑电路 2.用SRAM实现查找表结构的可编程组合逻辑电路。已知容量为16×4的SRAM的外部接线如下图所示，确定SRAM各存储单元中存储的值以实现上题中的组合逻辑F1、F2、F3、F4。 写