Verilog HDL 数字系统设计及实践 Verilog层次化设计培训教程文件.pptVIP

* Verilog HDL 数字系统设计及实践 第1章 Verilog层次化设计 学习指南 【知识目标】 （1） 了解Verilog设计中的模块的概念； （2） 了解层次化设计的概念； （3） 了解Testbench的概念。 【技能目标】 （1） 能够描述一个完整的简单模块； （2） 能够通过模块实例化完成层次化的设计。 【重点难点】 （1） 模块实例化的理解； （2） Testbench的概念。 1.1 一个简单的例子——四位全加器的设计 【例1.1】利用Verilog HDL语言和层次化设计方法来设计一个四位全加器电路。 // example_1_1: full adder // 四位的全加器由四个一位的全加器构成。 module fadder_4 ( i_A, i_B, i_Cin, o_S, o_Cout ); input [3:0] i_A, i_B; // 输入端口i_A,i_B input i_Cin; // 输出端口i_Cin output [3:0] o_S; // 输出端口o_S output o_Co