verilog 条件语句课件例程.pptVIP

编译的警告 Warning: Design contains 2 input pin(s) that do not drive logic Warning: No output dependent on input pin clk1 Warning: No output dependent on input pin clk2 module shift_regester(data_in,data_out,clk1); input data_in,clk1; output data_out; reg[1:7] reg_data; reg data_out; integer i; always@( negedge clk1 ) begin data_out=reg_data[1]; for(i=1;i=7;i=i+1) reg_data[i]=reg_data[i+1]; reg_data[7]=data_in; end endmodule 6.5 条件语句 与常用的高级程序语言一样,为了描述较为复杂 的时序关系，Verilog HDL提供了条件语句供分支判 断时使用。在可综合风格的Verilog HDL模型中常用 的条件语句有if…else和case…endcase两种结构， 用法和C程序语言中类似。两者相较，if…else用于 不很复杂的分支关