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* J K Qn+1 0 0 Qn 0 1 0 1 0 1 1 1 Qn JK触发器状态表 (保持功能) (置“0”功能) (置“1”功能) (计数功能) CＰ下降沿触发翻转 SD 、 RD为直接置 1、置 0 端，不受时钟控制，低电平有效，触发器工作时SD 、 RD应接高电平。 逻辑符号 CP Q J K SD RD Q * 例：JK 触发器工作波形 CP J K Q 下降沿触发翻转 * 基本RS触发器 导引电路 G2 G1 Q Q SD RD G3 G4 G5 G6 CP D (三） D 触发器 1.电路结构 反馈线 * G2 G1 Q Q SD RD G3 G4 G5 G6 CP D 2.逻辑功能 0 1 （1）D = 0 1 触发器状态不变 0 当CP = 0时 1 1 0 当CP = 1时 0 1 0 1 触发器置“0” 封锁 在CP = 1期间，触发器保持“0”不变 * G2 G1 Q Q SD RD G3 G4 G5 G6 CP D 2.逻辑功能 0 1 （1）D = 1 0 触发器状态不变 1 当CP = 0时 1 1 1 当CP = 1时 0 1 1 0 触发器置“1” 封锁 在CP = 1期间，触发器保持“1”不变 封锁 * D触发器状态表 D Qn+1 0 1 0 1 上升沿触 发翻转 逻辑符号 D CP Q Q RD SD CP上升沿前接收信号，上升沿时触发器翻转，（ 其Q的状态与D状态一致；但Q的状态总比D的状态变化晚一步，即Qn+1 =Dn；上升沿后输入 D不再起作用，触发器状态保持。 即(不会空翻) 结论： * 例：D 触发器工作波形图 CP D Q 上升沿触发翻转 * 计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。 分类 加法计数器 减法计数器 可逆计数器 (按计数功能 ) 异步计数器 同步计数器 (按计数脉冲引入方式) 二进制计数器 十进制计数器 N 进制计数器 (按计数制) 12.3 计数器 * （一） 二进制计数器 按二进制的规律累计脉冲个数，它也是构成其它进制计数器的基础。要构成 n位二进制计数器，需用 n个具有计数功能的触发器。 1. 异步二进制加法计数器 异步计数器：计数脉冲CP不是同时加到各位触发器。最低位触发器由计数脉冲触发翻转，其他各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。 * 二 进 制 数 Q2 Q1 Q0 0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1 6 1 1 0 7 1 1 1 8 0 0 0 脉冲数 (CP) 二进制加法计数器状态表 从状态表可看出： 最低位触发器来 一个脉冲就翻转 一次，每个触发 器由 1变为 0 时， 要产生进位信号, 这个进位信号应 使相邻的高位触 发器翻转。 * 1 0 1 0 当J、K=1时，具有计数功能，每来一个脉冲触发器就翻转一次. 清零 RD Q J K Q Q0 F0 Q J K Q Q1 F1 Q J K Q Q2 F2 CP 计数脉冲 三位异步二进制加法计数器 在电路图中J、Ｋ悬空表示J、K=1 下降沿 触发翻转 每来一个CP翻转一次 当相邻低位触发器由1变 0 时翻转 * 异步二进制加法器工作波形 2分频 4分频 8分频 每个触发器翻转的时间有先后，与计数脉冲不同步 C 1 2 3 4 5 6 7 8 Q0 Q1 Q2 * 用D触发器构成三位二进制异步加法器 ？ ？ 2、若构成减法计数器C又如何连接？ 思考 1、各触发器CＰ应如何连接？ 各D触发器已接成T′触发器，即具有计数功能 CＰ 清零 RD Q D Q Q0 F0 Q D Q Q0 F0 Q D Q Q3 F3 * 2. 同步二进制加法计数器 异步二进制加法计数器线路联接简单。 各触发器是逐级翻转，