4.2.2 计数器.pptVIP

3)同步二进制可逆计数器 　　在有些应用中，要求计数器既能实现加法计数也能实现减法计数，这就构成了加/减法计数器，又称可逆计数器。 可逆计数器的电路构成是将加法和减法计数器合并起来，再加上一些控制门进行转换。图4-18所示为4位同步二进制可逆计数器的电路图。图中S为加/减控制端，当S=1时，下面的3个与非门被封锁，实现加法计数；当S=0时，上面3个与非门被封锁，实现减法计数。 4）同步十进制计数器 　　由前面所学知识可知，要构成一个十进制计数器，则需要4个触发器，而4个触发器组成的计数器有 个二进制组合。我们可以从中任意选取10个组合作为一个计数循环，不同的选法导致电路的结构各不相同，比较常用的是8421BCD码的十进制计数器。其电路结构见图4-19所示，它是在同步4位二进制加法计数器电路的基础上加以修改而成。 5）集成同步计数器 　　集成同步计数器种类很多，常见的集成同步计数器有74LS160/161/162/163/190/191等，下面以74LS161为例进行介绍。其外引脚图和逻辑符号如图4-20所示，其功能表见表4-8。 （a）外引脚图 （b）逻辑符号 图4-20 74LS161集成计数器 5）集成同步计数器 * P o w e r B a r 中国专业PPT设计交流论坛 4.2.2 计数器 1.异步计数器 2.同步计数器 4.2.2 计数器 1.异步计数器 1）异步二进制加法计数器 2）异步二进制减法计数器 3）异步十进制计数器 4）集成异步计数器 计数器：用以统计输入时钟脉冲CP个数的电路。 计数器的分类： 1）按计数器中数字的增减可以分为加法计数器、减法计数器、可逆计数器。 2）按计数进制分为二进制计数器、十进制计数器、任意进制计数器。 3）按计数器中各触发器翻转是否同步分为异步计数器、同步计数器。 4.2.2 计数器 　 异步计数器的各触发器，因其计数脉冲只作用于个别触发器的CP端，所以在计数脉冲到来时，翻转时刻不同步。在分析其计数功能时，要注意每一个触发器翻转所需的时钟条件。 异步二进制计数器电路比较简单，一般由构成计数型的触发器连接而成，计数脉冲只加到最低位触发器的CP端，其他各级触发器则由低位触发器的输出来作为时钟脉冲。 1 异步计数器 1)异步二进制加法计数器 　　用CP下降沿触发的JK触发器组成的异步3位二进制加法计数器。J=K=1构成计数型触发器，CP脉冲作为低位触发器的时钟脉冲，低位触发器的Q输出作为相邻高位触发器的时钟脉冲。 图4-6 异步二进制加法计数器 1)异步二进制加法计数器 计数器的状态转换表 　　表4-3 异步3位二进制加法计数器状态转换表 CP顺序 Q2 Q1 Q0 等效十进制数 0 0 0 0 0 1 0 0 1 1 2 0 1 0 2 3 0 1 1 3 4 1 0 0 4 5 1 0 1 5 6 1 1 0 6 7 1 1 1 7 8 0 0 0 0 时序图 　　图4-13 3位二进制加法计数器的时序图 状态转换图 　　图4-14 3位二进制加法计数器的状态转换图 圆圈内表示Q2Q1Q0的状态 用箭头表示状态转换的方向 注意 　电路在工作工程中，每输入一个计数脉冲，FF0的状态就翻转一次，FF1、FF2 则是在FF0、FF1 的输出由1变为0时进行翻转。从000状态开始计数，到111止需要8个计数脉冲输入，在第9个计数脉冲到来后计数器回到000，完成一个计数周期。由时序图可以看出，如果CP的频率为 ，那么 、 、 的分别为 、 、 ，这说明计数器不但能记忆脉冲的个数还具有分频功能。 、 、 、 2)异步二进制减法计数器 　　必须满足二进制数的减法运算规则：0-1不够减，应向相邻高位借位，即10-1＝1。 　　组成二进制减法计数器时，各触发器应当满足：　　 ① 每输入一个计数脉冲，触发器应当翻转一次（即用T′触发器）； 　　② 当低位触发器由0变为1时，应输出一个借位信号加到相邻高位触发器的计数输入端。 图4-9 3位异步二进制减法计数器 (a)逻辑图 ( b)时序图 CP下降沿触发的JK触发器组成的3位异步二进制减法计数器 2)异步二进制减法计数器 表4-4 3位二进制减法计数器状态表 CP顺序 Q2 Q1