047_EDA综合设计实验.pptVIP

12.1 等精度频率计设计 12.1 等精度频率计设计 12.1 等精度频率计设计 设在一次预置门时间Tpr中对被测信号计数值为Nx，对标准频率信号的计数值为Ns，则下式成立： 12.1.3 FPGA/CPLD开发的VHDL设计 12.2 高速A/D采样控制设计 12.2 高速A/D采样控制设计 12.2 高速A/D采样控制设计 12.2 高速A/D采样控制设计 实 验 对于“等精度频率计设计”，还必须熟悉单片机汇编语言，各种算法程序的编写方法、了解FPGA和单片机的接口以及用于待测信号输入的高速整形器件的应用。 对于“高速A/D采样控制设计”，还必须熟悉高速A/D器件TLC5510的使用方法，FPGA与RAM的接口或FPGA中EAB的使用方法等。 对于“VGA图象显示控制器设计”，则要详细了解VGA显示器的工作原理和输入端口的功能。如果希望用FPGA和单片机控制液晶VGA显示器，以便完成各种形式的动态显示，则需了解更多的知识。 电子设计综合实验 实 验 对于“直接数字合成器（DDS）设计”，十分重要的是了解DDS的实现原理和高速D/A器件的使用方法及与FPGA的接口。 对于“使用IP Core设计FIR滤波器”，要了解FIR的实现原理及高速A/D和D/A器件的使用方法，以及IP核的获得及其使用方法。 对于“通用异步收发器（UART）设计”，要了解PC机的串行接口技术和上位机与FPGA通信程序的设计方法，以及RS232接口电路的设计方法。 电子设计综合实验 * EDA技术实用教程 第6章（A） EDA综合设计实验 电子系统设计实践 在此完成的设计项目可达到的指标为： （1）频率测试功能：测频范围0.1Hz～100MHz。测频精度：测频全域相对误差恒为百万分之一。 （2）脉宽测试功能：测试范围0.1μs～1s，测试精度0.01μs 。 （3）占空比测试功能：测试精度1％～99％。 12.1.1 主系统组成 图12-1 频率计主系统电路组成 12.1.2 测频原理 图12-2 等精度频率计主控结构 12-1 不难得到测得的频率为： 12-2 图12-3 频率计测控时序 占空比 = 12-3 【例12-1】 LIBRARY IEEE; --等精度频率计 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY GWDVPB IS PORT (BCLK : IN STD_LOGIC; --CLOCK1 标准频率时钟信号 TCLK : IN STD_LOGIC; -- 待测频率时钟信号 CLR : IN STD_LOGIC; -- 清零和初始化信号 CL : IN STD_LOGIC; --预置门控制 SPUL : IN STD_LOGIC; --测频或测脉宽控制 START : OUT STD_LOGIC; EEND : OUT STD_LOGIC; --由低电平变到高电平时指示脉宽计数结束 SEL : IN STD_LOGIC_VECTOR(2 DOWNTO 0); --多路选择控制 DATA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); --位数据读出 END GWDVPB; 接下页 ARCHITECTURE behav OF GWDVPB IS SIGNAL BZQ,TSQ : STD_LOGIC_VECTOR(31 DOWNTO 0);--标准计数器/测频计数器 SIGNAL ENA,PUL : STD_LOGIC; -- 计数使能/脉宽计数使能 SIGNAL MA,CLK1,CLK2,CLK3 : STD_LOGIC ; SIGNAL Q1,Q2,Q3,BENA : STD_LOGIC; SIGNAL SS : STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN START = ENA ; DATA = BZQ(7 DOWNTO 0) WHEN SEL=000 ELSE--标准频率计数低8位输出 BZQ(15 DOWNTO 8