08ISP器件的设计与应用.pptVIP

第四阶段实验ISP器件的设计与应用 四、EDA Pro2K实验系统介绍 可用资源 8个数码显示（含8421译码） 可显示0～9，A～F 8个LED发光管显示 1个带驱动的小型扬声器（蜂鸣器） 8个按键 4组时钟源 可用资源使用方法——引脚分配（锁定） * * 一、实验目的 二、实验内容与要求 三、ISP器件的开发流程 五、设计举例 四、EDA Pro2K实验系统介绍 ISP器件的设计与应用 掌握可编程逻辑器件的应用开发技术 ——设计输入、编译、仿真和器件编程 ； 熟悉一种EDA软件使用 ； 初步掌握Verilog HDL语言的编程方法； 掌握层次化的设计方法。 一、实验目的 练习1 —— 十进制计数器（举例） 用原理图构成一个有清零和使能功能的十进制计递增数器（建议用74161宏模块） 编译和仿真 分配引脚并再次进行编译 下载 二、实验内容与要求（共4周） 练习2 —— 大小比较器和60进制计数器 输入大小比较器的原理图 (见实验四十六图10.46.1) 编译和仿真 自己完成60进制计数器设计与仿真 ISP器件的设计与应用 二、实验内容与要求 练习3 ——篮球24秒定时器的设计（举例） 实验要求参见 p241实验三十三(图8.33.1) 用Verilog HDL描述24秒定时器的功能 编译和仿真 引脚分配并再次进行编译 下载 练习4——数字钟电路的设计（自己完成） ISP器件的设计与应用 基本要求： （见教材289页，要求自己完成） 具有“秒”、“分”、“时”计时功能，小时按24小时制计时。 具有校时功能，能够对“分”和“小时”进行调整。 具有整点报时功能。在59分51秒、53秒、55秒、57秒发出低音512Hz信号，在59分59秒时发出一次高音1024Hz信号，音响持续1秒钟，在1000Hz音响结束时刻为整点。 外电路提供3路时钟信号（2048Hz/1024Hz/1Hz）和译码显示电路。 选做内容： 小时改为12进制，即由1……12。 闹钟 数字钟电路设计（实验五十一） 三、ISP器件的开发流程 资源名称 引脚名称 引脚号 功能说明 CLK0 1/4/16/64/1024/4096/16384/65536/12M/24M/48M 1/2/8 CLK1 CLK2 CLK3 3 5 6 7 1024/4096/32768 12M/24M/48M D8/D7/D6/D5 81/80/79/78 红/黄/绿/绿 D4/D3/D2/D1 73/72/71/70 绿/绿/黄/红 LED 蜂鸣器 时钟 SPK 83 资源 引脚名称 引脚号 模式二 K8/K7/K6/K5 19/18/17/16 2ms脉冲 K4/K3/K2/K1 11/10/9/8 按键 模式一 模式三 琴键电平 乒乓电平 乒乓电平 琴键电平 乒乓电平 可用资源使用方法——引脚分配（锁定） 资源 引脚名称 引脚号 38/39/47/48 30/35/36/37 SM8_ B0/B1/B2/B3 65/66/67/68 60/61/62/64 53/54/58/59 49/50/51/52 25/27/28/29 21/22/23/24 数码管8 数码管7 数码管6 数码管5 数码管4 数码管3 数码管2 数码管1 SM7_ B0/B1/B2/B3 SM6_ B0/B1/B2/B3 SM5_ B0/B1/B2/B3 SM4_ B0/B1/B2/B3 SM3_ B0/B1/B2/B3 SM2_ B0/B1/B2/B3 SM1_ B0/B1/B2/B3 1. 十进制计数器的原理图设计 进入MAX＋PLUSII软件，点击 ，新建一个原理图文件（选Graphic Editor file），按下页图输入原理图； 双击空白处，输入74161，回车，点击左键，放元件； 重复上述操作，放元件与非门（NAND2）、参考地（GND）、输入/输出引脚（INPUT/OUTPUT）； 双击引脚名称处，更改引脚名称； 选择所用器件：Assign/Device-选FLEX10K系列EPF10K10LC84-4； 存盘。注意：必须存在某一个文件夹中。 A. 输入原理图文件： 五、设计举例 1. 十进制计数器的原理图设计 B. 编译原理图文件： 将当前的原理图文件设置成为当前的工程：选File/Project/Set Project to Current File(或按Ctrl+Shift+J)； 编译当前工程中的所有文件：MAX+plus II/compiler； 点击Start按钮，开始编译。 1. 十进制计数器的原理图设计 C. 对设计进行仿真： 新建一个波形文件：点击 ，选择波形编辑器； 1.