AMBA_AXI总线详解.doc

AXI总线协议资料整理 第一部分： AXI简介：AXI（Advanced eXtensible Interface）是一种总线协议，该协议是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持显著传输访问和乱序访问，并更加容易就行时序收敛。AXI 是AMBA 中一个新的高性能协议。AXI 技术丰富了现有的AMBA 标准内容，满足超高性能和复杂的片上系统（SoC）设计的需求 AXI 特点： 单向通道体系结构。信息流只以单方向传输，简化时钟域间的桥接，减少门数量。当信号经过复杂的片上系统时，减少延时。 　　支持多项数据交换。通过并行执行猝发操作，极大地提高了数据吞吐能力，可在更短的时间内完成任务，在满足高性能要求的同时，又减少了功耗。 　　 独立的地址和数据通道。地址和数据通道分开，能对每一个通道进行单独优化，可以根据需要控制时序通道，将时钟频率提到最高，并将延时降到最低。 突发式读的时序图如下： 当地址出现在地址总线后，传输的数据将出现在读数据通道上。设备保持VALID为低直到读数据有效。为了表明一次突发式读写的完成，设备用RLAST信号来表示最后一个被传输的数据。 重叠突发式读时序图如下： 设备会在第一次突发式读完成后处理第二次突发式读数据。也就意味着，主机一开始传送了两个地址给设备。设备在完全处理完第一个地址的数据之后才开始处理第二个地址的数据。 突发式写时序图如下： 这一过程的开始时，主机发送地址和控制信息到写地址通道中，然后主机发送每一个写数据到写数据通道中。当主机发送最后一个数据时，WLAST信号就变为高。当设备接收完所有数据之后他将一个写响应发送回主机来表明写事务完成。 AXI协议支持乱序传输。他给每一个通过接口的事务一个IDtag。协议要求相同ID tag的事务必须有序完成，而不同ID tag可以乱序完成。 第二章 本章主要介绍一些信号描述，其中包括全局信号、写地址通道信号、写数据通道信号、写响应通道信号、读地址通道信号、读数据通道信号、低功耗接口信号。本章的所有表都是以32位的数据总线、4位的写数据闸门、4位的ID段。 全局信号 信号 源 描述 ACLK Clock source 全局时钟信号 ARESETn Reset source 全局复位信号，低电平有效 写地址通道信号 信号 源 描述 AWID[3:0] 主机 写地址ID，这个信号是写地址信号组的ID tag。 AWADDR[31:0] 主机 写地址。 AWLEN[3:0] 主机 突发式写的长度。此长度决定突发式写所传输的数据的个数。 AWSIZE[2:0] 主机 突发式写的大小。 AWBURST[1:0] 主机 突发式写的类型。 AWLOCK[1:0] 主机 锁类型。 AWCACHE[3:0] 主机 Cache类型。这信号指明事务的bufferable、cacheable、write-through、write-back、allocate attributes信息。 AWPROT[2:0] 主机 保护类型。 AWVALID 主机 写地址有效。 1 = 地址和控制信息有效 0 = 地址和控制信息无效 这个信号会一直保持，直到AWREADY变为高。 AWREADY 设备 写地址准备好。这个信号用来指明设备已经准备好接受地址和控制信息了。 1 = 设备准备好 0 = 设备没准备好 写数据通道信号 信号 源 描述 WID[3:0] 主机 写ID tag，WID的值必须与AWID的值匹配 WDATA[31:0] 主机 写的数据。 WSTRB[3:0] 主机 写阀门。WSTRB[n]标示的区间为WDATA[(8*n)+7:(8*n)] WLAST 主机 写的最后一个数据。 WVALID 主机 写有效 1 = 写数据和阀门有效 0 = 写数据和阀门无效 WREADY 设备 写就绪。指明设备已经准备好接受数据了 1 = 设备就绪 0 = 设备未就绪 写响应通道信号 信号 源 描述 BID[3:0] 设备 响应ID ， 这个数值必须与AWID的数值匹配。 BRESP[1:0] 设备 写响应。这个信号指明写事务的状态。可能有的响应：OKAY、EXOKAY、SLVERR、DECERR。 BVALID 设备 写响应有效。 1 = 写响应有效 0 = 写响应无效 BREADY 主机 接受响应就绪。该信号表示主机已经能够接受响应信息。 1 =