I2C总线接口电路设计.docVIP

FPGA与I2C总线器件接口电路设计利用FPGA模拟I2C总线协议对I2C总线接口器件AT24C256 一、I2C总线接口电路设计分析1. I2C 总线协议I2C 总线的两根通信线，一根是串行数据线SDA，另一根是串行时钟线SCL。多个符合I2C总线标准的器件都可以通过同一条I2C总线进行通信，而不需要额外的地址译码器。每个连接到总线上的器件都有一个唯一的地址作为识别的标志，都可以发送或接收数据。I2C 一般具有I2C总线的器件其SDA、SCL引脚都为集电极（或漏极）开路结构。因此实际使用时，SDA和SCL信号线必须加3~10K的上拉电阻。总线空闲时均保持高平。I2C总线接法如图1主机SDA SCL主机SDA SCL从机1…SDA SCL从机2SDA SCL从机nSDAVCCSCL图1 I2C总线连接示意图(1) I2C的主机和从机，发送器和接收器产生I2C总线时钟信号和起始、停止控制信号的器件，称为主机，被主机寻址的器件称为从机。任何将数据传送到I2C总线的器件称为发送器，任何从I2C主机和从机都可作为发送数据器件和接收数据器件。(2) I2C 总线上数据的有效性：时钟线SCL为高电平时，数据线SDA的任何电平变化将被看作总线的起始或停止信号；在数据传送过程中，当时钟线SCL为高电平时，数据线SDA必须保持稳定状态，不允许有跳变；数据线SDA的状态只能在SCL低电平期间才能改变。即进行串行传送数据时，在SCL高电平期间传送位数据，低电平期间准备数据。(3) 从机地址 I2C总线不需要额外的片选信号或地址译码。多个I2C总线接口器件可连接到一条I2C总线上，它们之间通过地址来区分。主机是主控制器件，只有一个主机的不需要地址。其它器件均为从机，均有器件地址，但必须保证同一条I2C总线上的器件地址不能重复。一般从机地址由7位地址位和1位读写位组成，地址位为高7位，读写位为最低位。读写位为0(4) I2C 总线的通信时序I2C 总线的通信时序如图2所示。SDASCLSDASCLS起始条件P停止条件ACK应答ACK应答总线暂停控制停止条件1217892图2 I2C 总线的通信时序① 首先主机发送一个起始信号。当时钟线SCL处于高电平期间，数据线SDA电平从高到低的跳变形成I2C总线的起始信号，启动I2C② 主机逐位发送7位（高位在前，低位在后）从机地址和1位读写控制信号，共8位。需8个时钟。③ 与传送地址一致的从机发应答信号（ACK）。在第9个时钟周期时将SDA线拉低表示其已收到一个8位数据。若在第9个时钟周期，SDA为高电平时为非应答。④ 开始传送数据，传送数据数量不限。每个字节（8位）后紧跟1个接收器件发出的应答位。若是主机读取从机数据时，从机发送数据，主机发应答位；若是主机写数据到从机时，主机发送数据，从机发应答位。⑤ 数据传输结束时，主机发送1个停止信号，当时钟线SCL为高电平时，数据线SDA由低电平变为高电平时形成终止信号，停止I2C总线通信。(5) 数据传输基本格式如表1。表1 I2C总线数据传输基本格式SA7~A1R/WACKD7~D0ACKD7~D0ASKP起始位7位地址0：写1：读应答位8位数据应答位8位数据…应答位0：应答1：非应答停止位其中S、A7~A1、R/W、P总是由主机产生；写数据时，ACK由从机产生，D7~D0由主机产生；读数据时，ACK由主机产生，D7~D0由从机产生。2. I2C总线器件AT24C256 AT24C256 是一个256K 位的串行CMOS型 E2PROM， 可存储32768 个字节。该器件通过I2C总线接口进行操作，其引脚如图3所示，各引脚功能见表2。图3 AT24C256引脚图表2 AT24C256引脚功能说明管脚名称功能说明SCLAT24C256 串行时钟输入管脚。用于产生器件所有数据发送或接收的时钟，是输入管脚。SDA双向串行数据/地址管脚。用于器件所有数据的发送或接收，SDA 是一个开漏输出管脚可与其它开漏输出或集电极开路输出进行线或wire-OR。WP写保护。当WP 脚连接到Vcc ，所有内存变成写保护只能读；当WP 引脚连接到Vss 或悬空，允许器件进行读/写操作。A0 A1器件地址输入。这些管脚为硬连线或者不连接，对于单总线系统最多可寻址4 个AT24C256器件。当这些引脚没有连接时其默认值为0。VSS电源地VCC1.8~6VNC空脚作为带有I2C总线接口的器件，每个AT24C256都有一个7位的从机地址，其高5 位固定为“10100”，接下来的2 位由AT24C256的引脚A1 A0 硬连线输入决定（A1、A0直接接电源VCC或GND），同一I2C总线上最多可以连接4 个AT24C256器件。AT24C256除了有作为从机的地址，其内部还有作为存储