超大规模集成电路设计方法学实验标准答案B2014集成11.docVIP

 （答案要注明各个要点的评分标准） 一、设计题（50分） 在AES密码算法中，将字节{b7b6b5b4b3b2b1b0}看成是系数在{0，1}上的多项式:b7x7+b6x6+b5x5+b4x4+b3x3+b2x2+b1x+b0，两个字节的乘积定义为其对应多项式的模乘，即：设a、b为两个字节，其对应的多项式为a(x)、b(x)，令 c(x)=a(x)·b(x) mod m(x) 其中m(x)=x8+x4+x3+x+1，则c(x)所对应的字节c就定义为字节a、b的乘积，记为c=a·b。在上述计算c(x)过程中涉及到的多项式乘法和除法按普通的多项式乘法和除法运算法则进行，而多项式加法和减法则定义为对应项系数异或。 设a为任一字节，{09}是字节的16进制表示，试给出用硬件实现{09}·a的方法，画出电路结构图，并建立其RTL Verilog模型。 解：根据字节乘法的定义，下列公式成立： {09}·a =({08}·a)^a=({02}·({02}·({02}·a))) ^a 由此可见，可以将{09}·a转换为{02}·a实现。而{02}·a可用下列方法实现：若a的最高位a7=0，则{02}·a等于字节a逻辑左移1位的结果；若a的最高位a7=1，则{02}·a等于字节a逻辑左移1位的结果再与字节{1b}做异或。 ---10分 根据上述算法，可以得到实现{09}·a的电路结构图如下： ---10分 根据上述电路结构图，建立{09}·a的RTL Verilog模型如下： module byte09(a,a09); output[7:0] a09; input[7:0] a,; wire [7:0] a02,a04,a08; byte02 byte02_0(a,a02); byte02 byte02_1(a02,a04); byte02 byte02_2(a04,a08); assign a09=a08^a; endmodule module byte02(a,a02); output[7:0] a02; input[7:0] a; wire [7:0] b,c; assign b={a[6:0],1b0}; assign c=b^{8h1b}; assign a02=(a[7]==0)? b:c; endmodule ---30分 二、仿真题（50分，仿真结果需主考教师现场确认） 对第一题中建立的{09}·a的RTL Verilog模型进行功能仿真。要求设计测试文件，对所设计的{09}·a的RTL Verilog模型进行全面的功能测试；将设计文件和测试文件输入Modelsim仿真工具，进行编译和功能仿真，并按如下表格形式记录仿真结果。 序号 输入a 输出{09}·a 仿真结果是否正确 1 2 3 4 5 6 7 8 解：Verilog测试文件如下： `timescale 1ns / 1ns module byte09_tb; wire [7:0] a09; reg [7:0] a; reg clk; byte09 byte09(a,a09); //clock generation initial clk = 1; always #50 clk = ~clk; //start test initial begin #20 a=8haa; #100 a=8h55 #100 a=8h97; #100 a=8h04; #100 a=8h05; #100 a=8h06; #100 a=8h07; #100 a=8h08; #200 $finish; end endmodule ---30分 将上述设计文件和测试文件输入Modelsim仿真工具，进行编译和功