第3章 VHDL编程基础A.ppt

第3章 VHDL编程基础 3.1 概述 3.2 VHDL程序基本结构 3.3 VHDL语言要素 3.4 VHDL顺序语句 3.5 VHDL并行语句 3.6 子程序(SUBPROGRAM) 3.7 库、程序包及其他 3.8 VHDL描述风格 3.9 基本逻辑电路设计 3.10 状态机的VHDL设计 习题 教学提示 1 教学内容: 3．1概述 3．2 VHDL程序基本结构 3．3 VHDL语言要素 3．4 VHDL顺序语句 3．5 VHDL并行语句 3．6 子程序 3．7库、程序包 3．8 VHDL描述风格 3．9基本逻辑电路 3．10状态机的VHDL设计 2 教学重点：VHDL程序基本结构，VHDL数据对象，VHDL数据类型，VHDL顺序语句中的转向语句，VHDL并行语句中的进程语句、并行信号赋值语句、元件例化语句，重载函数和过程，状态机的VHDL设计。 3 教学难点：（1）VHDL的三个“精髓”的理解：软件的强数据类型与硬件电路的唯一性，硬件行为的并行性决定了VHDL语言的并行性，软件仿真的顺序性与实际硬件行为的并行性；（2）实际设计系统的分析与建模方法；（3）怎样将各种基本语法规定熟练地运用于自己的设计中。 4 教学要求：主要讲述VHDL的程序结构，语言要素、基本语句、子程序以及VHDL描述风格，并概括性地讲述基本逻辑电路和状态机的设计。要求学生掌握VHDL程序基本结构，VHDL数据对象，VHDL数据类型，VHDL顺序语句中的转向语句，VHDL并行语句中的进程语句、并行信号赋值语句、元件例化语句，重载函数和过程，基本逻辑电路和状态机的VHDL设计。 5 课后作业：习题3．2～3．4，3．6，3．11，3．15，3．16，3．18，3．22，3．23，3．26，3．28。 3.1 概 述 3.1.1 常用硬件描述语言简介 常用硬件描述语言有VHDL、Verilog和ABEL语言。VHDL起源于美国国防部的VHSIC；Verilog起源于集成电路的设计；ABEL来源于可编程逻辑器件的设计。下面从使用方面将三者进行对比。 (1) 逻辑描述层次。一般的硬件描述语言可以在三个层次上进行电路描述，其层次由高到低依次可分为行为级、RTL级和门电路级。VHDL语言是一种高级描述语言，适用于行为级和RTL级的描述，最适于描述电路的行为；Verilog语言和ABEL语言是一种较低级的描述语言，适用于RTL级和门电路级的描述，最适于描述门级电路。 (2) 设计要求。用VHDL进行电子系统设计时可以不了解电路的结构细节，设计者所做的工作较少；用Verilog和ABEL语言进行电子系统设计时需了解电路的结构细节，设计者需做大量的工作。 (3) 综合过程。VHDL语言源程序的综合通常要经过行为级→RTL级→门电路级的转化。而Verilog语言和ABEL语言源程序的综合过程要稍简单，即经过RTL级→门电路级的转化。 (4) 对综合器的要求。VHDL描述语言层次较高，不易控制底层电路，因而对综合器的性能要求较高；Verilog和ABEL对综合器的性能要求较低。 (5) 支持的EDA工具。支持VHDL和Verilog的EDA工具很多，但支持ABEL的综合器仅仅Dataio一家。 (6) 国际化程度。VHDL和Verilog已成为IEEE标准；ABEL正朝国际化标准努力。 3.1.2 VHDL的优点 VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language，诞生于1982年。1987年底， VHDL被IEEE ( The Institute of Electrical and Electronics Engineers)和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本(IEEE-1076)之后，VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准硬件描述语言。 1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076–1993版本。 VHDL主要用于描述数字系统的结构、行为、功能和接口。 应用VHDL进行工程设计的优点：