第2章_VHDL设计初步.pptVIP

Top Down: VHDL语言的描述层次 一、行为描述：对整个系统的数学模型的描述，并不考虑其操作和算法用什么方法来实现。 二、RTL描述：寄存器传输描述，这一步可以导出系统的逻辑表达式。 三、逻辑综合：将RTL方式描述的程序转换成用基本逻辑元器件表示的门级网表。 VHDL语言的基本结构 实体ENTITY：描述系统的外部接口信号； 构造体ARCHITECTURE：描述系统内部的结构和行为； 配置CONFIGUATION：从库中选取所需单元来组成系统的不同版本； 包集合PACKAGE：存放能共享的数据类型、常数和子程序。 (以上四个部分均为可编译的源设计单元） 库LIBRARY：存放已编译的实体、构造体、包集合和配置。 ENTITY mux IS GENERIC (m: TIME :=1ns ) PORT (d0 ,d1 ,sel : IN BIT; q: OUT BIT); END mux ; ARCHITECTURE connect OF mux IS SINGAL tmp : BIT; BEGIN cale: PROCESS (d0 ,d1 ,sel ) VARIABLE tmp1, tmp2 , tmp3 : BIT; BEGIN tmp1: = d0 AND sel ; tmp2: = d1 AND (NOT sel ); tmp3: = tmp1 OR tmp2 ; tmp =tmp3; q = tmp AFTER m ; END PROCESS cale ; END connect ; 2.1.3 Signals vs Variables 例1：S1:PROCESS(A,B,C,D) IS BEGIN D=A; X=B+D; D=C; Y=B+D; END PROCESS S1; 结果: X=B+C; Y=B+C; 信号量的值将进程语句最后所代入的值作为最终代入值！ 2.1.3 Signals vs Variables 例2：S2:PROCESS(A,B,C) IS VARIABLE D:BIT; BEGIN D:=A; X=B+D; D:=C; Y=B+D; END PROCESS S2; 结果： X=A+B; Y=B+C; 变量的值 一经赋就立即变成新的值！ 5. 不完整条件语句与时序电路 【例2-12】 ENTITY COMP_GOOD IS PORT(a1 : IN BIT; b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_GOOD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 b1 THEN q1 = 1 ; ELSE q1 = 0 ; END IF; END PROCESS ; END 图2-6 例2-12的电路图 2.2.3 实现时序电路的VHDL不同表达方式 【例2-13】 ... PROCESS (CLK) BEGIN IF CLKEVENT AND (CLK=1) AND (CLKLAST_VALUE=0) THEN Q = D ; --确保CLK的变化是一次上升沿的跳变 END IF; END PROCESS ; 【例2-14】 ... PROCESS (CLK) BEGIN IF CLK=1 AND CLKLAST_VALUE=0 --同例2-13 THEN Q = D ; END IF; END PROCESS ; 2.2.3 实现时序电路的VHDL不同表达方式 【例2-15】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF3 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ;