第6章 锁存器和触发器.ppt

【例6.9.9.】 用VHDL描述上升沿触发的D触发器。 LIBRARY ieee; USE ieee. std_logic_1164.ALL; ENTITY d_ff IS PORT (d, clk ： IN std_logic; Q ： OUT std_logic); END ENTITY d_ff； ARCHITECTURE behavioural OF d_ff IS BEGIN p0 ： PROCESS IS BEGIN WAIT UNTIL (CLK=‘1’) ; Q = D； END PROCESS p0； END ARCHITECTURE behavioral； 琢霸枝妒印鹰稚卫篓臣旨毅淑涝注咸买患冰牵敌牟薛使猴完阑贬眉拥哨买第6章 锁存器和触发器第6章 锁存器和触发器 【例6.9.10】上升沿触发的D触发器设计。 解： LIBRARY ieee; USE ieee. std_logic_1164.ALL; ENTITY d_ff IS PORT (d, clk ： IN std_logic; Q ： OUT std_logic); END ENTITY d_ff； ARCHITECTURE alternative OF d_ff IS BEGIN p0 ： PROCESS（CLK） IS BEGIN IF (CLK=‘1’) THEN Q=D；