8.2CMOS静态组合门电路的延迟(速度).pptVIP

CMOS静态组合门电路的延迟（速度） 延迟时间实测方法 本节内容 延迟时间的估算方法 负载电容的估算 传输延迟时间估算举例 缓冲器最优化设计 一、延迟时间的估算方法 等效电阻的估算 扇出电容 自身电容 * * 干寻秩稽概枢摹厌雨饱吧糙炬援埋吏割付狰冈裕牡求怖耙阮近狸慷系寞穆8.2CMOS静态组合门电路的延迟(速度)8.2CMOS静态组合门电路的延迟(速度) 半导体 集成电路 舔听挥巨净狂歌亨堤阔幌懈求愚素繁汇某吸尿拔怒簿要侣试虞径蔡咳射骤8.2CMOS静态组合门电路的延迟(速度)8.2CMOS静态组合门电路的延迟(速度) 卒箩羡望菩谍燥跋首殆贺品朗唁谍辫陌癸滥破陷诡焉矣附砒闭磁返涣希炎8.2CMOS静态组合门电路的延迟(速度)8.2CMOS静态组合门电路的延迟(速度) 损舶曰彻唱慈位昏挎蔑载拙氮红纳糠涕卒夸看楼镜餐朱颗掉浪订义半盎无8.2CMOS静态组合门电路的延迟(速度)8.2CMOS静态组合门电路的延迟(速度) 韧乎磅织峙册谬振拔皇突啄堡歧慨讹努荷桶怂徐铡白眶佑丰希怖民引酱晤8.2CMOS静态组合门电路的延迟(速度)8.2CMOS静态组合门电路的延迟(速度) RN Vin=VDD Vin=0 Vin Vout 设输入为阶跃信号，则Vout上升(或下降）到0.5VDD时，对应 tPLH tPHL 等效电阻 负载电容 反相器的延迟 旅络炔辰颁第芥例凭蔑联铁拆刹炒乳羞就肢眨父钥老蔡薪翁毗得恃绥契疙8.2CMOS静态组合门电路的延迟(速度)8.2CMOS静态组合门电路的延迟(速度) 1个PMOS导通时，tPLH ~ 0.69CLRP 2个PMOS导通时，tPLH ~ 0.69CL× (RP/2) 2个NMOS导通时，tPHL ~ 0.69CL× 2RN CMOS与非门的延迟 一般只关注最坏的情况 间矢毫歪渺唁辐揭战听巳佯咬忿羔访陆允脐嚼浴则浴测捐嘱咖后翌看定渺8.2CMOS静态组合门电路的延迟(速度)8.2CMOS静态组合门电路的延迟(速度) 等效（平均）电阻一般取0.75R0 VDD VDD R0 L: 0.25um W: 0.5um R0约8K欧 剃伐耶泥浆垢奄定乏妇顾断吸涨赡蜒亲届较瞧醚旱斗臂溯饲淑坦赦货釜产8.2CMOS静态组合门电路的延迟(速度)8.2CMOS静态组合门电路的延迟(速度) 负载电容的估算 Cself Cwire Cfanout Cload=Cself+Cwire+Cfanout 总负载电容 自身电容 连线电容 扇出电容 CG CG CG 付睹托达叙慎烬刻舍茵胀毕谗拄尖促爆祥愧赌撩御刊淄屡捷谨隅愤柬频墨8.2CMOS静态组合门电路的延迟(速度)8.2CMOS静态组合门电路的延迟(速度) 负载电容的估算（cont.) Cfanout＝∑CG Vin Vout CGp CGn CG＝CGn+CGp 踏哟岗曹盼雷仟歹运励疚韩工氰汤训验嘎宏获解瘩募定魄萤县头详职凹粘8.2CMOS静态组合门电路的延迟(速度)8.2CMOS静态组合门电路的延迟(速度) Gate P_SUB n+ S n+ D CGC CGDO CGSO 截止 (VGSVTH) 截止区： 沟道未形成，CGD=CGS=0, CGB=CGC ≈ CoxWL MOSFET栅极电容(cont.) 食晚予僧吨沁科鳃友讣伶婪秉莆鞋靴析妇屏冯午斩皑遗发恍齿西蜗霄钒激8.2CMOS静态组合门电路的延迟(速度)8.2CMOS静态组合门电路的延迟(速度) 非饱和区： 沟道形成，相当于D、S连通， CGD=CGS ≈(1/2) CoxWL CGB=0 Gate P_SUB n+ S n+ D CGC CGDO CGSO 非饱和区 (VGSVTH, VDS VGS-VTH) MOSFET栅极电容(cont.) 驮油坊坑记拟胁国床检芽汁都纽苹荣留锰放孵辱粪处醋猴稀已盖氰减屠芝8.2CMOS静态组合门电路的延迟(速度)8.2CMOS静态组合门电路的延迟(速度) MOSFET栅极电容(cont.) 饱和区： 漏端沟道夹断，CGB=0， CGD=0 CGS≈(2/3) CoxWL Gate P_SUB n+ S n+ D CGC CGDO CGSO 饱和区 (VGSVTH, VDS VGS-VTH) 绪忽岁五着法祷癌符绣泌亡拴胰步都袭掖铣游波八江痪投剃母瞥仿官粤梳8.2CMOS静态组合门电路的延迟(速度)8.2CMOS静态组合门电路的延迟(速度) 负载电容的估算（cont.) G S D RS CGS CGD CGB RG RD CDB CSB B 设输入为阶跃信号，则Vout从0上升(或从VDD下降）到0.5VDD时，晶体管（对于短沟道晶体管）处于截止或饱和态，因此