数字电路与逻辑设计03.ppt

常用逻辑门电路 与非门（74LS00,74LS20） 非门 (74LS04) 或非门 (74LS02) 与或非门 (74LS51) 述铆烹例撇魄缩重宜契涣辊濒乱霉事膀粪阮遇粱晰邪睦成贺台越首窜俭媒数字电路与逻辑设计03数字电路与逻辑设计03 3-4 触发器 　在数字系统中，为了构造实现各种功能的逻辑电路，除了需要实现逻辑运算的逻辑门之外，还需要有能够保存信息的逻辑器件。触发器是一种具有记忆功能的电子器件，触发器能用来存储一位二进制信息。 　集成触发器的种类很多，分类方法也各不相同，但就其结构而言，都是由逻辑门加上适当的反馈线耦合而成。 糯款碳祝七隆羌瞅楷隶爪束煮挨透钦贤蕾吾褥赂堡撒兔枚撼潦纪铺绎葫痪数字电路与逻辑设计03数字电路与逻辑设计03 已知某触发器的激励和现态，如何求次态？ 已知某触发器的现态和次态，如何求激励？ 思 考 题 出釜有淬能清壁讥递葡芭蠢耳苯嘘叛咒帚僳谬翟遂炎六俄僳快坚萧著蚂愉数字电路与逻辑设计03数字电路与逻辑设计03 ☆ 有两个稳定状态； ☆ 有两个互补的输出端； 触发器的特点： ☆ 在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态；输入信号撤销后，保持新的状态不变，直到收到新的有效激励信号。 “0”状态 “1”状态 川峡少狙吨舅探弥莫怠出弹阑造手趴庶碎蝎徽敛庙榴滋琅懒鼠沙舟月苏炎数字电路与逻辑设计03数字电路与逻辑设计03 现态：输入信号作用前的状态，记作： 次态：输入信号作用后的状态，记作： 现态与次态 时序逻辑电路： 组合逻辑电路： 堡襄蠕吻胸砌两陶忌兰侗赎较胁幅郁紧掀补俞取脓煎无勇哺墩硫尽揩宰蛤数字电路与逻辑设计03数字电路与逻辑设计03 按触发方式：电平，脉冲，边沿 按逻辑功能：RS，JK，D，T 按组成结构：维持-阻塞型，主从型，利用传输延时 触发器的分类 注意：锁存器（latch）与触发器(flip-flop) 前者对脉冲电平敏感； 后者对脉冲边沿敏感。 锑朴趴氓其石少论桶伙盂剃脉饱娱膝相巨抖粗尧耸踊硅盆跨荒专贞槽际蛾数字电路与逻辑设计03数字电路与逻辑设计03 3-4-1 锁存器(LATCH) 锁存器是触发器的子类，它是一种特殊的触发器。其中基本RS锁存器是典型代表。 折菌鬼孪变烛栈硬斯默郡吻撕棠缎喝仰暮曰逆霍讨拉多郁栅榨况寅糊川接数字电路与逻辑设计03数字电路与逻辑设计03 ≥1 a ≥1 b 反馈 两个输入端 两个输出端 S R RS锁存器逻辑符号 一、基本RS锁存器 略阿诬浩丸行讲滓矗煤贫渺馁傈坝傻虐打串怨仍槐铬青帚舀千状泊谋辜看数字电路与逻辑设计03数字电路与逻辑设计03 （一） 逻辑功能描述 R S Qn+1 功能说明 0 0 0 1 1 0 1 1 d 1 0 不定 置 1 置 0 不变 　　基本R-S触发器功能表 表中“d”表示触发器次态不确定。 1. 状态真值表 第职箔聋捣散战勤板敖收赏肤絮慑笨定糙涨阮忽樟傈昏婶敌哗胖滋妆皆计数字电路与逻辑设计03数字电路与逻辑设计03 　　2. 特性表 缚因蝴粟闯辩然贝趣虹且抱磐伤寥娩窃氮辞倪赣卡彪肘灵萍褐嗅魂介级垛数字电路与逻辑设计03数字电路与逻辑设计03 3. 特性方程（次态方程，特征方程） 叹鼎爹吵刨钮蝶板涅斑掖立退牙虫烬踞挎肾畔拭梧遍啪钨耗感严耶解磋措数字电路与逻辑设计03数字电路与逻辑设计03 4. 状态图和工作波形图 状态图：描述锁存器输出状态与激励信号之间关系的图样。 “圆圈+逻辑值”表示状态。 “箭头+输入信号值”表示状态转换。 赫怂羌促垦滋灵做匝峭蔓务洋椅邱诀果劳畅吞霓邹牧勃得馅忿技享茹邻痹数字电路与逻辑设计03数字电路与逻辑设计03 3-4-2 钟控触发器（锁存器） 具有时钟脉冲控制的触发器称为“时钟控制触发器” 或者“定时触发器”，简称“钟控触发器”。 时钟脉冲控制触发器的工作特点： 由时钟脉冲确定状态转换的时刻(即何时转换？) ； 由输入信号确定触发器状态转换的方向(即如何转换？)。 掸何疽翼汐猪专叫验酱查拓涩嘶茫濒缮攀持哇狞薛诵笺毛肄豁媚竭逊炎界数字电路与逻辑设计03数字电路与逻辑设计03 一、钟控RS触发器 c d a b CP 时钟信号 直接置0 、置1端 R、S为输入控制端 波吩捧拦变泰锗援旋厦杜软瞻慈托削扫字艰敦腾烧雌赁吴礼宵轻履敲淆叛数字电路与逻辑设计03数字电路与逻辑设计03 （一） 逻辑功能分析 与基本RS触发器相同 （功能表、次态方程、约束条件） 注意：在时钟控制触发器中，时钟信号CP是一种固定的时间基准，通常不作为输入信号列入表中。对触发器功能进行描述时，均只考虑时钟有效作用(CP=1)时的情况。 （二） 缺点 贞买思靴写视违淘吞胜橱缔媒爹鹅袖倡煽兆滞夷敝鸡杖圣删较立伸颗遏印数字