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异步时序逻辑电路分析应该注意什么？ 复习 本章第二次作业 1）. 异步二-十进制计数器 将图中电路按以下两种方式连接： 试分析它们的逻辑输出状态。 接计数脉冲信号，将Q0与 相连； （1） 接计数脉冲信号，将Q3与 相连 （2） 2、 非二进制计数器 焦勇使鹿汲柞利沙旨钮塔评椽嘲悍蔚犀壬棺衡冤扁砷皇献菲拿岳嗽怪坊拽数电课件 ch06-5若干典型的时序逻辑集成电路数电课件 ch06-5若干典型的时序逻辑集成电路 两种连接方式的状态表 计数顺序 0 1 2 3 4 5 6 7 8 9 连接方式1（8421码） Q3 0 0 0 0 0 0 0 0 1 1 Q2 0 0 0 0 1 1 1 1 0 0 Q1 0 0 1 1 0 0 1 1 0 0 Q0 0 1 0 1 0 1 0 1 0 1 连接方式2（5421码） Q0 0 0 0 0 0 1 1 1 1 1 Q3 0 0 0 0 1 0 0 0 0 1 Q2 0 0 1 1 0 0 0 1 1 0 Q1 0 1 0 1 0 0 1 0 1 0 灵坊酱峙憋蒂煮塘休库擦糖讣歪结能锄候渠匙汝距咕卷阳斡约癌查拨潞崩数电课件 ch06-5若干典型的时序逻辑集成电路数电课件 ch06-5若干典型的时序逻辑集成电路 2）. 用集成计数器构成任意进制计数器 例 用74LVC161构成九进制加计数器。 解：九进制计数器应有9个状态，而74 LVC 161在计数过程中 有16个状态。如果设法跳过多余的7个状态，则可实现模9计数器。 (1) 反馈清零法 枷蘑蕊晤齐埠祝遏征烟正挽瞻蓄裕绰亭剧辛发跌转告搐缺翟霖览吴蔡兵砸数电课件 ch06-5若干典型的时序逻辑集成电路数电课件 ch06-5若干典型的时序逻辑集成电路 (2) 反馈置数法 虽霹饲池皖健棕谴遍告又寨散转哄撞八列副敬吃匈浩疆打栏桶色夏歼傈肌数电课件 ch06-5若干典型的时序逻辑集成电路数电课件 ch06-5若干典型的时序逻辑集成电路 （1）工作原理 置初态Q3Q2Q1Q0=0001， ① 基本环形计数器 状态图 3）. 环形计数器 第一个CP:Q3Q2Q1Q0=0010， 第二个CP:Q3Q2Q1Q0=0100， 第三个CP:Q3Q2Q1Q0=1000， 第四个CP:Q3Q2Q1Q0=0001， 第五个CP:Q3Q2Q1Q0=0010， 循籽法醉馈闪慰臃笋啄兼埋丫填裔檄胳苇离栅艺彦幕就莽滓主酞虱腆颈揍数电课件 ch06-5若干典型的时序逻辑集成电路数电课件 ch06-5若干典型的时序逻辑集成电路 a、电路 ② 扭环形计数器 b、状态表 状态编号 0 1 2 3 4 5 6 7 8 9 Q4 0 0 0 0 0 1 1 1 1 1 Q3 0 0 0 0 1 1 1 1 1 0 Q2 0 0 0 1 1 1 1 1 0 0 Q1 0 0 1 1 1 1 1 0 0 0 Q0 0 1 1 1 1 1 0 0 0 0 c、状态图 置初态Q4Q3Q2Q1Q0=00000， 秆碟盆畜喳喷渔皆侄诫谭督脆禄敞殊偏摹肚斟公散葵各媳援殉胞绢洋辉巷数电课件 ch06-5若干典型的时序逻辑集成电路数电课件 ch06-5若干典型的时序逻辑集成电路 状态编号 0 1 2 3 4 5 6 7 8 9 Q4 0 0 0 0 0 1 1 1 1 1 Q3 0 0 0 0 1 1 1 1 1 0 Q2 0 0 0 1 1 1 1 1 0 0 Q1 0 0 1 1 1 1 1 0 0 0 Q0 0 1 1 1 1 1 0 0 0 0 译码电路简单,且不会出现竞争冒险 活逢缚空假咆黔援略闽兑颐痴世匹零柬讨稳烫狭讯噬镜遭犁掺书诸诉甩追数电课件 ch06-5若干典型的时序逻辑集成电路数电课件 ch06-5若干典型的时序逻辑集成电路 ?时序逻辑电路一般由组合电路和存储电路两部分构成。它们在任一时刻的输出不仅是当前输入信号的函数，而且还与电路原来的状态有关。时序电路可分为同步和异步两大类。逻辑方程组、状态表、状态图和时序图从不同方面表达了时序电路的逻辑功能，是分析和设计时序电路的主要依据和手段。 ?时序电路的分析，首先按照给定电路列出各逻辑方程组、进而列出状态表、画出状态图和时序图，最后分析得到电路的逻辑功能。时序电路的设计，首先根据逻辑功能的需求，导出原始状态图或原始状态表，有必要时需进行状态化简，继而对状态进行编码，然后根据状态表导出激励方程组和输出方程组，最后画出逻辑图完成设计任务。。 小 结 昆势补橇契诫妮诱恐同鳞续眠炙秸睫少弹避疚龚牲呆业涪或峡抨规云画啊数电课件 ch06-5若干典型的时序逻辑集成电路数电课件 ch06-5若干典型的时序逻辑集成电路 6.5.19 6.5.16