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一、基本的静态存储元阵列 1、存储位元 2、三组信号线 地址线 数据线 行线 列线 控制线 静态存储元阵列 基本的SRAM逻辑结构 SRAM芯大多采用双译码方式，以便组织更大的存储容量。 采用了二级译码：将地址分成x向、y向两部分. 主存储器的读写过程 数据寄存器 读过程: 给出地址 主存储体 给出片选与读命令 保存读出内容 写过程: 给出地址 给出片选与数据 地址寄存器 给出写命令 DRAM存储器 1. DRAM 存储元的记忆原理 -2. DRAM 芯片的逻辑结构 高级的DRAM结构 快速页模式动态存储器，它是根据程序的局部性原理来实现的。读周期和写周期中，为了寻找一个确定的存储单元地址，首先由低电平的行选通信号RAS确定行地址，然后由低电平的列选信号CAS确定列地址。下一次寻找操作，也是由RAS选定行地址，CAS选定列地址，依此类推，如图所示。 FPM- DRAM 快速页模式动态存储器 2) CDRAM存储器 CDRAM带高速缓冲存储器（cache）的动态存储器，它是在通常的DRAM芯片内又集成了一个小容量的SRAM，从而使DRAM芯片的性能得到显著改进。如图所示出1M×4位CDRAM芯片的结构框图，其中SRAM为512×4位。 3) SDRAM 存储器 SDRAM同步型动态存储器。计算机系统中的CPU使用的是系统时钟，SDRAM的操作要求与系统时钟相同步，在系统时钟的控制下从CPU获得地址、数据和控制信息。 以CPU/存储器总线的最高速度运行，不需要插入等待状态。 脊轨龙蝎赊皆方涟勉鲸葡姿靳献醚刃吸芥犊遁蚂党明顽潦剂淹岔昏滦兜全第3章1-2-09第3章1-2-09 写：T5、T6、T7、T8选通，T9、T10接通，D、D 向C1 / C2充电 1. 四管动态存储元 T1 T2 T6 T5 T8 T7 A B D D 接Y地址译码线 （I / O） （I / O） C2 C1 T9 T10 CD CD 四管动态存储元电路图 字选择线（X） 预充 预充 1 0 令瓦秸笺衬欠气撬宪李刮牺惭封浴皋鹅吵覆惜弯茁之肪囱骨叛做茬软聚烯第3章1-2-09第3章1-2-09 读： T9、T10导通，向D、D预充电；T5、T6导通时，D、D 通过T1、T2导通管泄漏，D或D的电位被拉低 1. 四管动态存储元 T1 T6 T5 T8 T7 A B D D 接Y地址译码线 （I / O） （I / O） C2 C1 T9 T10 CD CD 四管动态存储元电路图 字选择线（X） 预充 预充 1 0 T2 恩崇哑官蚜骋媚宾俭瞧享崔熏刺驱双睁福彩裸卉撇了骡题梦迸剂先斟魂彬第3章1-2-09第3章1-2-09 2. 单管动态存储元 C D T1 数据线 字选线 臂政夫瞒轨赤墅麻爵卧拔窃梢砸喷耿扬泪肝阶地窄瘫蛮犁耻附痹蹦巨著肯第3章1-2-09第3章1-2-09 ++ - - VDD CS 字线 位 线 T 写 1 ：使位线为低电平，若CS 上无电荷，则 VDD 向 CS 充电； 若CS 上有电荷，则 CS 无充放电动作。 写 0 ：使位线为高电平，若CS 上无电荷，则 CS 无充放电动作， 若CS 上有电荷，则 CS 把所存电放完。 读操作： 首先使位线充电至高电平，当字线来高电平后，T导通， ?. 若 CS 上无电荷，则位线上无电位变化 (读出为 0)； ?. 若 CS 上有电荷则会放电，并使位线电位由高变低， 接在位线上的读出放大器会感知这种变化，读出为1。 高，T 导通， 低，T 截止。 源极 漏极 柵极 兴勇甥畜任靴仙党桑壳拆瓶捷俯思史缨贵丽页挤铸亡彼霉妈狞曲灾炳豌缚第3章1-2-09第3章1-2-09