CPLD数字可编程逻辑器件模块课程设计.doc

CPLD数字可编程逻辑器件模块 课程设计目的： 通过对本次课程设计的学习，进一步理解CPLD的原理及应用，加深对汉明码的编码原理的理解及如何校验纠错，初步学习利用QuartusⅡ5.0进行程序的编译与分析。 课程设计内容： （一）RZ8642型通信、电子综合开发系统开发流程： 首先请确保已经安装Quartus II 5.0； 打开Quartus II 5.0，界面如下图1所示，选择创建新的工程或者在原有的工程上进行修改（本教程中选择创建了新的工程）； 创建新的工程：选择File-New Project-Wizard，可以看到如下界面：分别添加工程路径，工程名称和工程顶层文件。例程中工程所在路径为E:\CPLD;工程名为rz8642;工程顶层文件为rz8642。 点击Next，得到如下界面，如果已经有编写好的源文件，可以在本步骤进行添加，由于我们新建的工程，没有源文件，本步骤可以直接跳过，点击Next； 得到如下界面，本界面是设置芯片的具体型号，可以观察到，实验箱上选择的型号是MAXII—EPM570T100C5，因此在Family中选择MAX II，在下面列表中选择EPM570T100C5，其他设置默认保持不变。 点击Next，得到如下界面，本界面主要设置调用外部的工具进行设计，仿真和分析等，在本例程中，我们选择Quartus II自带的工具完成整个流程，因此选择跳过，直接点击Next； 本页面显示了前面步骤进行设置的一些信息，不需要进行操作，可以直接点击Finish，完成设置； 选择File-New或直接点击，可以看到如下界面，在本界面可以选择创建文件的种类，在Device Design Files列表中选择Verilog HDL File，即选择了创建一个以Verilog HDL语言编写的文件，点击OK。本设置可以根据个人需要进行选择，如果对其他语言比较熟悉的话，也可以选择其他种类的方式。 选择File-Save或者点击将创建的文件进行保存，默认保存为rz8642， 到本步骤为止，工程已经创建完毕，下面进入开发部分。本例程是创建一个分频器，即在原有的时钟基础上进行分频，得到多种不同的分频信号，输出到CPLD开发开放区，供给其他电路使用。 程序编写完毕后，保存。点击或者选择菜单栏Processing---start---start analysis and synthesis，对编写的文件进行分析。无错误的话会弹出如下界面，如果有错误请检查错误进行修改，重新完成本步骤，直到无错误为止。 下面我们要完成对引脚进行分配，选择菜单栏Assignments---Pin或者点击图标进入管脚设置页面，如下图：本例中，时钟对应引脚pin_12，port6--pin_67,port7--pin_66，按照下面的界面进行设置。 分配完管脚后，选择菜单栏Assignments---Device，可以看到如下界面。 点击选择红色框椭圆框标注的部分-Devicepin Opintion，得到如下界面，选择到Unused pins（未使用管脚），下面选择As inputs，tri-stated（输入三态），点击确定。 之后点击图标或者选择菜单processing—compilation，进行完全编译。编译完成会弹出如下对话框，说明编译成功。 之后将JTAG下载线连接到RZ8642实验箱CPLD的下载口上，并上电。点击图标或者选择Tools—programmer，得到如下界面。将相关的复选框进行勾选，点击start下载程序。 （二）CPLD数字可编程逻辑器件模块说明 CPLD数字可编程逻辑器件模块如图7。本模块提供的CPLD芯片为ALTERA公司的EPM570，另外还有下载接口电路和晶振组成，晶振频率为16.384MHz。CPLD模块在出厂时已下载例题程序，其中一个功能是完成电话的四个信令信号：回铃音信号、振铃信号、拨号音信号、忙音信号等测试点。这四个电话呼叫信令信号已对应的送往电话接口模块，其对应的CPLD芯片引脚在后面实验中不要定义它用。CPLD开发开放区为EPM570的IO口，从PORT6到PORT21，主时钟铆孔为晶振频率为16.384MHz的输出孔，对应关系详见图7，这些引脚可以根据设计需要随意定义使用。ALTERA公司的EPM570开发环境为Quartus II ，学生可以从网上下载。 图7 CPLD模块电路原理示意图 （三）CPLD数字可编程逻辑器件模块要求 1.工作电压问题：EPM570芯片的工作电压为+3.3V，I/O额定电平也是+3.3V，所以严禁其引脚短接其它规格电平。