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§21 触发器和时序逻辑电路 上一章介绍的组合逻辑电路，其输出状态完全由当时的输入变量的组合状态决定，与电路的原状态无关。 时序逻辑电路的输出状态不仅决定于当时的输入状态，而且与电路原来的状态有关。 双稳态触发器是时序逻辑电路的基本单元。 21.1 双稳态触发器 一、RS触发器 以基本RS触发器为例。 可由两个与非门组成。 和为两个输入端。 Q和两个输出端。有两种输出状态:Q=0, =1;Q=1, =0。 1.功能分析 (1) =0, =1时 由=0→=1,由=1和=1→Q=0。 Q的状态称为触发器的状态。 即此时触发器的状态为0。 (2) =1, =0时 由=0→Q=1,再由Q=1和=1→=0。 即此时触发器的状态为1。 (3) ==1时 分两种情况讨论。 原状态Q=0, =1 对于与非门G1,由于Q=0→=1; 对于与非门G2,由于=1, =1→Q=0。 原状态Q=1, =0 对于与非门G1,由于=1,Q=1→=1; 对于与非门G2,由于=0→Q=1。 总之, ==1时, 触发器的状态不变。 (4) ==0时 负脉冲到来时,Q==1; 负脉冲除去后,Q、状态不定。 2.状态表 Qn+1 功能 0 0 不定 0 1 0 置0 1 0 1 置1 1 1 Qn 不变 3.逻辑符号 4.特点和存在的问题 特点:只要在端加一个负脉冲,则Q=0(复位); 只要在端加一个负脉冲,则Q=1(置位)。 存在的问题:存在不定状态; 翻转时间不可控。 二、JK触发器 JK触发器可克服基本RS触发器存在的问题。 以主从JK触发器为例。 1.逻辑符号 C:时钟脉搏输入端,下降沿有效; 、 :复位、置位端,低电平有效; J、K : 触发器输入端。 2.状态表 J K Qn+1 功能 0 0 Qn 保持 0 1 0 置0 1 0 1 置1 1 1 计数 3.逻辑式 4.波形图 三、D触发器 1.逻辑符号 C:时钟脉搏输入端,上升沿有效; 、 :复位、置位端,低电平有效; D: 触发器输入端。 2.状态表 D Qn+1 功能 0 0 置0 1 1 置1 3.逻辑式 4.波形图 四、触发器的转换 根据需要，可将一种触发器转换为另一种触发器。 1．JK触发器→D触发器 功能与维阻型相同，但在时钟脉冲的下降沿翻转。 2．JK触发器→T触发器 当T=0 时，CP脉冲作用后状态不变；当T=1 时，CP脉冲作用后，Qn+1=，即具有计数功能。 T触发器状态表 T Qn Qn+1 功能 0 0 Qn 保持 0 1 Qn 保持 1 0 计数 1 1 计数 2．D触发器→T′触发器 每来一个CP脉冲就翻转一次，Qn+1=，具有计数功能。 例20.1 在图(a)、(b)、(c)、(d)、(e)、(f)各触发器中，时钟脉冲C的波形如图。试分别画出输出端Qa、Qb、Qc、Qd、Qe、Qf的波形。设他们的初始状态均为0。 21.2 寄存器 寄存器的功能是寄存,并在需要时取出二进制数码。 凡是具有记忆功能的触发器都可组成寄存器。 一个触发器只能寄存一位二进制数码,要寄存多位二进制数码,就要用多个寄存器。 寄存器可分为数码寄存器和移位寄存器两大类。 一、数码寄存器 以D触发器组成的四位数码寄存器。 在清零线加一负脉冲,则Q3Q2Q1Q0=0000。 在寄存线加一正脉冲,则Q3Q2Q1Q0=D3D2D1D0。 由于数码的各位可同时存入,同时取出,故又称之为并行输入并行输出寄存器。 二、移位寄存器 有单向和双向移位之分。单向移位寄存器又有左向和右向移位之分。 以D触发器组成的四位左向移位寄存器为例。 每输入一个移位脉冲,数码就左移一位。能在移位 脉冲的控制下,将数码逐位存入寄存器。这种输入方式称为“串行输入”。 其输出可串行输出,也可并行输出。 串:各位在移位脉冲的控制下,从Q3输出; 并:各为直接从Q3Q2Q1Q0输出。 21.3 计数器 是一种累计脉冲个数的逻辑部件。 种类繁多。 安计数功能分:加、减、可逆。 安计数的数制分:二进制、八进制、十进制、十六进制、任意进制等。 一、二进制计数器 以四位二进制(十六进制)为例。 状态表: 计数脉冲 Q3 Q2 Q1 Q0 十进制数 0 0 0 0 0 0 1 0 0 0 1 1 2 0 0 1 0 2 3 0 0 1 1 3 4 0 1 0 0 4 5 0 1 0 1 5 6 0 1 1 0 6 7 0 1 1 1 7 8 1 0 0 0 8 9 1 0 0 1 9 10 1 0 1 0 10 11 1 0 1 1 11