03Verilog 基本语法.pptVIP

Verilog HDL基本语法(一) 主要内容 Verilog HDL语言的主要特点 Verilog HDL模块与实体引用 Verilog HDL的词汇约定 Verilog HDL的数据类型 Verilog HDL中的操作符 语言的主要特点 Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：if语句、case语句等和C语言中的对应语句十分相似。只要对Verilog HDL某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。 语言的主要特点 module能够表示： 物理块，如IC或ASIC单元 逻辑块，如一个CPU设计的ALU部分 整个系统 每一个模块的描述从关键词module开始，有一个名称（如SN74LS74，DFF，ALU等等），由关键词endmodule结束。 语言的主要特点—module ports 注意模块的名称DFF，端口列表及说明 模块通过端口与外部通信 语言的主要特点 简单Verilog HDL模块 module adder (count,sum,a,b,cin); input [2:0] a,b; input cin; output count; output [2:0] sum; assign {count,sum}=a+b+cin; endmodule 这