计数计时器的VHDL设计.pptVIP

process(clk_in)--上升沿 begin if(rising_edge(clk_in))then if(cnt16) then cnt1=cnt1+1; else cnt1=0; end if; if(cnt13) then clk1=1; else clk1=0; end if; end if; end process; process(clk_in)--下降沿 begin if(falling_edge(clk_in))then if(cnt26) then cnt2=cnt2+1; else cnt2=0; end if; if(cnt23) then clk2=1; else clk2=0; end if;