第7章组合逻辑电路_2015_ST.ppt

例:代码转换电路: 将8421BCD码转换为余3码 例:代码转换电路: 将余3码转换为8421BCD码 74LS138 (3-8译码器)的仿真图 74LS138 (3-8译码器)的仿真图 74LS138 (3-8译码器)的仿真图 用4选1多路选择器设计构成全加器 用8选1多路选择器设计构成全加器 7.7 利用中、大规模集成电路进行逻辑设计 7.17 用3-8译码器来构成全加器(设计2) 解： 已知74LS138逻辑关系为： 74LS138 S 3 1 S S 2 当 ， 时，各输出表达式为： 1 1 = S 0 3 2 = + S S 74LS138 1 S S 2 S 3 74LS138(3-8译码器) 74LS138功能表 各输出表达式为: 输　　入 输　　出 0 　 × × × × × 　 1 × × × 1 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 S 3 2 S S + 使能无效，输出始终为高阻状态。 7.7 利用中、大规模集成电路进行逻辑设计 74LS138译码器逻辑表达式： 全加器的逻辑表达式为： 因此，要利用74LS138码器来构成全加器，只需令全加器的Si和Ci+1输出端分别与译码器的输出端进行如下匹配连接： 7.17 用3-8译码器来构成全加器(设计2) 7.7 利用中、大规模集成电路进行逻辑设计 7.17 用3-8译码器来构成全加器(设计2) 74LS 138 “1” “0” ∴逻辑图 1 S S 3 S 2 数据选择器 利用数选设计电路的步骤 确定所用数选的输出表达式 写出函数的标准“与或”式 将所设计电路的表达式与数选输出表达式比较 画连线图 若数选的地址数=输入变量数，则Di=0或Di=1 则利用降维卡诺图或代数法确定Di 若数选的地址数输入变量数， 7.8 组合逻辑电路中的竞争与冒险 逻辑信号的两种状态 稳定状态（简称稳态）：表征着信号的逻辑值； 过渡状态（简称瞬态）：表征着信号由0至1或由1至0的过渡情形。 逻辑门电路的时间延迟现象 信号通过门电路时总是存在着时间延迟； 各级门的传输延迟不完全相同。 前面分析与设计的组合逻辑电路 ，均讨论其稳定状态下的输入输出关系。 本节专门讨论组合逻辑电路在信号的瞬态变化过程中，由于传输延迟产生的问题及解决方法。 7.8 组合逻辑电路中的竞争与冒险 竞争与冒险的概念 竞争： 同一信号经不同途径传输后到达某一门电路时有先有后，或同一门电路的不同输入信号由于过渡过程不同而引起的变化先后的现象。 1 A B F 不考虑竞争时 考虑竞争时 A B F 冒险： 由于竞争而使电路的输出发生瞬时错误的现象。 例1： ---由于门有传输延时，则 临界竞争 非临界竞争 4.4 组合逻辑电路中的竞争-冒险现象 4.4.1 竞争-冒险现象及成因 一、什么是“竞争” 两个输入“同时向相反的逻辑电平变化”，称存在“竞争”。