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Passive Serial （PS）被动配置 采用PC机并行口配置FPGA的方式可以十分方便地多次重复配置FPGA器件，一般用于调试期间。 PC机通过下载电缆配置 采用单片机配置FPGA Passive Serial （PS）被动配置 Active Serial （AS）主动配置 串行配置芯片的编程 1.4 可编程数字系统设计中的几个基本概念 组合逻辑电路 组合逻辑电路任意时刻的输出只取决于该时刻的输入，于电路原来的状态无关 常用的组合逻辑电路有：地址编码器、加法器、多路选择器等 时序逻辑电路 时序逻辑电路任一时刻的输出信号不仅取决于当时的输入信号还取决于电路原来的状态 常用的时序逻辑电路有：计数器、移位寄存器、序列发生器等 同步时序电路 同步时序电路的存储器件为触发器，且触发器是在同一个时钟操作下工作的 CLK 组合逻辑 存储元件 存储元件 异步时序电路 异步时序电路的存储器件可以是触发器也可以是延迟器件。电路不需要统一的系统时钟 组合逻辑 存储元件 存储元件 竞争和冒险 建立时间和保持时间 建立时间（setup time）是指为了数据可靠传输，在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，即数据应先于时钟信号到达的时间。 保持时间（hold time）是指为了器件或系统可靠工作，在触发器的时钟信号上升沿到来以后，数据应该稳定不变的时间 基于FPGA/CPLD数字系统的设计举例 题目: 设计一个简易便携式计算器。 要求: 设计一个能执行加、减、乘除四则运算的简易计算器，其操作数用键盘输入，运算结果用4位数码管显示。 设计过程如下： （1）拟订初步方案：系统的总框图如下图. 计算器系统的总框图 （2）系统划分：将整个系统划分为5个子系统：运算、键盘、显示、电源、时钟。 （3）子系统设计 子系统设计通常也采用自顶向下的设计方法。其核心为将一个子系统划分为控制器和受控部件两大部分。 （4）总系统设计 总系统是上述各子系统总合，用原理图很容易互连。通过仿真验证设计的正确性，如果正确，便可下载到芯片中使用。 键盘子系统电路逻辑图 在编程环境下各模块连接示意图（时钟） 2. PLA (Programmable Logic Array) PLA的编程单元有熔丝型和叠栅注入式MOS管两种。它的与阵列和或阵列都是可编程的，但两个阵列的编程使工作速度降低。现已经被淘汰。 （如下图FPLA的基本电路结构） 当 时可以得到 3. GAL（Generic Array Logic） GAL增加了一个可编程的输出逻辑宏单元（OLMC），通过对OLMC的配置，可以得到多种形式的输出和反馈。 这使得GAL的应用比其他低密度PLD应用更广泛。 OLMC的结构框图 GAL16V8的电路结构图 低密度可编程逻辑器件易于编程，对开发软件的要求低，在80年代得到广泛的应用。但是由于集成度低，性能方面不是很优良，不适合制作复杂的数字电路，更不用说制作较大规模的数字系统了，已经不能适应现代电子发展的需要。 二、高密度可编程逻辑器件 EPLD（Erase Programmable Logic Device） 80年代中期，Altera公司推出的一种新型PLD，是基于EPROM和CMOS技术的可编程逻辑器件。 EPLD的基本逻辑单元是宏单元，宏单元由可编程的与或阵列、可编程寄存器和可编程I/O三部分组成。 但EPLD的内部互连十分弱，取而代之的是CPLD和FPGA。 ATMEL公司生产的AT22V10的电路结构框图 2.复杂可编程逻辑器件－－CPLD CPLD将低密度PLD的概念做了进一步的扩展，并提高了器件的集成度。与简单的PLD相比，CPLD允许有更多的输入信号、更多的乘积项和更多的宏单元，CPLD器件内部含有多个逻辑单元块，每个逻辑块就相当于一个GAL器件，这些逻辑块之间可以使用可编程内部连线实现相互连接，而且采用逻辑块使结构规划更加合理，从而有效节约硅片使用面积，提高性能，降低成本。 一般情况下，CPLD器件中至少包含三种结构：可编程逻辑宏单元、可编程I/O单元、可编程内部连线，既可以实现组合逻辑又可以实现时序逻辑。 3.现场可编程门阵列－－FPGA 与PLD相比，FPGA不受“与－或”阵列结构上的限制以及含有触发器和I/O端数量上的限制，可以靠内部的逻辑单元以及它们的连接构成任何复杂的逻辑电路，更适合实现多级逻辑功能。 FPGA器件在结构上采用查找