Xilinx_7_Series_GTX简介选编.ppt

主要内容 GTX简介 发送通道的结构 接收通道的结构 GTX的应用 GTX transceivers GTX transceivers GTX简介 发送通道的结构 接收通道的结构 GTX的应用 GTX transceivers Group Feature PCS 内部数据宽度可以设置成2byte或4byte以支持不同的数据速率 8B/10B编解码 64B/66B编解码 Comma字符检测，将接收的数据对齐到合适的字边界 伪随机序列的生成和检测 时钟修正和通道绑定 PMA 支持QPLL和CPLL的选择 支持LPM模式和DFE模式 支持发送预加重 支持OOB信号的接受和检测 支持高达12.5Gbps的速率 GTX是一种低功耗的吉比特收发器，配置灵活，功能强大，与FPGA内部其他逻辑紧密联系，可用于实现多种高速串行接口（如PCIE、SATA等）。GTX发送和接收方向均由PCS和PMA两部分组成。GTX还提供动态重配置接口，用于动态修改GTX的配置。 GTX transceivers 7系列GTX是以QUAD为单位的，每个QUAD包含： 4个SERDES 2个参考时钟:可以连到QPLL和任意一个PLL上，而且可以给上下相邻的QUAD提供参考时钟 CPLL:每路SERDES都有的PLL QPLL:每个QUAD内所有SERDES共享的PLL GTX transceivers 适用范围： CPLL: 1.6Ghz-3.3Ghz QPLL: 5.9Ghz-12.5Ghz QPLL可以输出频率更高、抖动更小的时钟，CPLL允许对每个通道的时钟进行灵活的配置。可以通过SYSCLKSEL来选择使用CPLL或者是QPLL，并且支持动态切换。 QPLL和CPLL GTX transceivers GTX支持不同程度的掉电模式，每一个接收通道和发送通道都可以单独进入掉电模式。 TXPD[1:0] = 00，正常工作模式。 TXPD[1:0] = 11，掉电模式。 掉电模式 GTX transceivers GTX支持四类不同的回环模式用于调试，可以用于定位问题出现在GTX哪个部分。 Near-End PCS Loopback Near-End PMA Loopback Far-End PMA Loopback Far-End PCS Loopback 环回模式（Loopback） GTX transceivers GTX简介 发送通道的结构 接收通道的结构 SATA应用中GTX时钟方案 Transmitter GTX transceivers GTX transceivers 发送通道时钟结构 GTX transceivers PLL分频值的设置 发送通道内部跨时钟域解决方案 GTX transceivers 发送Buffer用于解决TXUSRCLK和XCLK之间的异步数据传输。 发送相位调整电路用于调整XCLK和PISO模块并行输入时钟之间的相位差。 发送Buffer和发送相位调整电路可以选择用其中一种方式。 TX Buffer TX Phase Alignment 易用性 使用简单，稳定性更好。 (TXOUTCLK作为XCLK的时钟源，CLKPMA作为TXOUTCLK的时钟源) 需要额外的控制逻辑，需要对时钟进行约束。 (必须使TXUSRCLK作为XCLK的时钟源) 延时 延时更高。 发送数据路径使用更少的寄存器，能提供更低的延时。 预加重 符号间干扰：如果串行数据流中包含多个比特位时间的相同数值数据，而其后跟着短比特位时间的相反数据数值，长时间恒定值将通道中的等效电容完全的充电，在紧接着的相反数据数值位时间内无法反向补偿，相反数据的电压值有可能不会被检测到。 预加重值在转变起始有意过量驱动，提高高频分量的比例，能够有效解决符号间干扰的问题。 GTX transceivers GTX transceivers 发送前端模拟电路 TXDIFFCTRL[3:0] ：调节输出差分信号的振幅（调节范围0.269-1.119）。 TXPRECURSOR[4:0]：调节预加重的幅度。 GTX transceivers GTX简介 发送通道的结构 接收通道的结构 GTX的应用 Receiver GTX transceivers GTX transceivers 接收通道时钟结构 GTX transceivers RX CDR：从数据流中准确的恢复出时钟和数据信息 RXCDR的配置可以根据数据速率动态调整，主要是根据RXOUT_DIV和REFCLK PPM的变化通过DRP接口对RXCDR_CFG进行动态配置。 当CDR的配置更改之后需要对CPLL/QPLL和RX通道进行复位。