基于FPGA的数字系统设计_7课件.ppt

Memory_Unit * 7.4 设计举例：UART 调制解调器（UART：Universal Asynchronous Receiver Transmitter 通用异步收发） 主机以并行字格式存储信息，以串行单比特格式传送和接收数据。 * 基本UART帧格式 起始位 数据位 校验位 停止位 * 7.4.1 UART的操作 发射机控制传输，以并行格式取出数据 字并指定UART将该数据以串行格式发射。 接收机检测传输情况，完成： 以串行的方式接收数据、 去掉起始位和终止位、 以并行的方式存储数据字。 * * 7.4.2 UART发射机 发射机包括：控制器、数据寄存器、数据移位寄存器、位计数状态寄存器。 发射机控制器的接口信号： * 发射机控制器ASMD图 * * 发射机的Verilog描述： * * * 发射机的仿真结果： * 7.4.3 UART接收机 接收机的作用： 接收数据的串行比特流，去掉起始位、 停止位，并以并行格式把数据传送到存储寄 存器。 接收机包括： 控制器、数据移位寄存器、数据寄存器、 位计数器、采样计数器。 * 接收机数据同步问题： 以高速的sample_clock时钟对输入数据采样，并保证采样在比特时间的中间进行。 * 接收机控制器的接口信号： bit out * * 接收机的Verilog描述： * * * * * * 划分的接收机描述： * * 控制部分：下一状态及条件输出 * * * * 状态转换及寄存器操作部分 * * * 划分的接收机仿真结果： * * * * * * * * * * * * * * * * * * * * * * * * * * * Control_Unit Processing_Unit * 第7章 数据通路控制器 的设计和综合 数字系统可分为： 以控制为主的系统：对外部事件作 出反应。 以数据为主的系统：完成高速吞吐 数据的计算和传输等要求。 * 时序状态机可划分为数据通道单元和控制单元： * 数据通道单元主要包括： （1）计算部分（ALU、存储寄存器等）。 （2）数据在内部的传输，及数据在计算单 元和内部寄存器之间移动的逻辑。 （3）数据进出外部环境的数据通路。 数据通道单元的特点是对不同数据集执 行重复操作。 * 控制单元主要包括： （1）大量随机（不规则）逻辑。 （2）规则结构： 多路复用器、 比较器、 译码器、 …… * 7.1 时序状态机的划分 以应用驱动的时序状态机设计步骤： * 7.2 设计举例：二进制计数器 方法一：隐式状态机设计 module binary_counter_imp ( output reg [3:0] count, input enable, clk, rst ); always @ (posedge clk or posedge rst) if(rst==1) count=0; else if(enable==1) count=count+1; endmodule * 方法二：基于状态转移图的设计 * 方法三：基于已划分的状态机设计。即把状态机划分 成独立的数据通道单元和控制单元两部分(结构模型)。 * 数据通道单元包括： （1）保持count的4位寄存器； （2）把count或count+1输到寄存器输入 端的多路复用器； （3）增加count的4位加法器 控制单元： 直接把enalbe传送到数据通道单元 * 比较： （1）隐式状态机具有最简单的描述，删去了 结构上的具体细节，由综合工具实现。 （2）基于状态转移图的方法要求有一个详细 的状态转移图，状态图的大小随数据通 道宽度的增加而增加。 （3）基于已划分的状态机有最具体的结构： 一个简单的控制器，一个结构化的数据 通道单元。 * 方法四：基于计数器的动作 * 方法五：已划分的状态机设计，但数据通道单元设计成寄存器传输级（RTL）行为模型，而不是结构模型 * 例7.1 采用RTL级描述的已