1.计算机组成原理项目--运算器的设计案例.pptx

计算机组成原理项目----运算器的设计 华南师范大学计算机学院 吴继明老师 Tel：156 262 15986 E-mail：wujm1170@163.com 一. 运算器的设计——无符号数的加法/减法 一位二进制数全加器FA、全减器FS的设计： 四位无符号二进制数并行加法器的设计： 超前进位电路的设计： 八位无符号二进制数并行加法器的设计： 四位无符号二进制数并行减法器的设计： 八位无符号二进制数并行减法器的设计： 八位无符号二进制数并行加法/减法运算器的设计： 1位二进制数全加器FA、全减器FS推导 全加器FA：输入端口A，B，C_in；输出端口S，C_out 全减器FS：输入端口A，B，B_in；输出端口S，B_out A B C_in S C_out 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 A B B_in S B_out 0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 全加器真值表 全减器真值表 FA、FS、GP_circuit_4、Carry_ahead_4的设计 1. 项目命名：器件名_姓名拼音的声母+学号后3位 2. 文件命名：必须和项目名字完全一致 3. 实体命名：必须和项目名字完全一致 4. 器件端口命名：端口名器件名_姓名拼音的声母+学号后3位 5. FA及端口命名：FA_wjm013，A_wjm013，B_wjm013，C_in_wjm013，S_out_wjm013，C_out_wjm013 6. FS及端口命名：FS_wjm013，A_wjm013，B_wjm013，B_in_wjm013，S_out_wjm013，B_out_wjm013 7. GP_circuit_4、carry_ahead_4的设计：同上 项目创建中应用VHDL文件设计器件 建立一个文件夹存放项目，文件夹命名要反映出器件名称信息 在Quartus II中创建一个新项目，给项目取名字； 项目创建好后，点击新建文件，选择Desgin Files---VHDL files 包含需要使用的系统库文件：library ieee;use ieee.std_logic_1164.all; 定义实体和结构体，保存文件：实体、文件名必须和项目名字完全一致 编译：对结构体编码好后，点击编译文件 在菜单processing中点击generate functional simulation netlist 新建仿真文件：Verification/Debugging Files—Vector Waveform Files 仿真设置：在菜单assignments中选择settings，进入simulator settings，对simulation mode选择functioanl 功能仿真：分析数据，判断器件逻辑功能是否正确。 创建器件符号：创建器件符号文件*.bsf，并添加到项目文件夹中。 单击鼠标右键，选择insert---insert node or bus.. 在insert node or bus对话框中，单击node finder 在node finder对话框中，对Filter选择pins：all，单击list 把Nodes Found中显示的Node按一定顺序加入到Selected Nodes中。 单击OK完成仿真文件创建 在菜单Edit中分别设定End Time和Grid Time值 设定波形文件中各个输入Node的值，验证器件逻辑功能是否正确。 方法1：对Project Navitors-Files中*.vhd单击右键create symbol files for current file 方法2：打开*.vhd文件，在菜单File-Create/Update中选择create symbol files for current file FA器件的设计——用VHDL Files设计 library ieee; use ieee.std_logic_1164.all; entity FA_wjm013 is port(A_wjm013,B_wjm013,C_in_wjm013:in std_logic; S_out_wjm013,C_out_wjm013:out std_logic); end FA_wjm013; architecture one of FA_wjm013 is begin S_out_wjm013=A_wjm013 xor