第五章_VHDL的叙述.ppt

VHDL 硬體描述語言數位電路設計實務 第五章 VHDL 的敘述 5-1 Sequential Statement 在 architecture 的主區塊中只能接受 concurrent 的敘述，但是在 process的區塊裏頭，所有的敘述 (statement) 則是循序地被執行，是所謂的 sequential statement。 sequential statement 包括：signal assignment 訊號指定敘述、variable assignment 變數指定敘述、叫用 procedure、if 敘述、case 敘述、null 敘述、loop 敘述、next 敘述、exit 敘述、return 敘述、wait 敘述、assert 以及 report 敘述。 5-1.1 signal assignment 訊號指定敘述 語法： [ label: ] target = [ delay_model ] source ; 其中： u?label 是可以不寫的。 u?delay_model delay_ model 有三種： transport、reject 以及 inertial，不過它們是不能用於電路合成的。 reject 在 VHDL’93 才有支援。 一般會寫在“測試平台”(test bench) 的 .vhd 檔案中，主要是用來過濾掉某些情況下的測